高速 PCB 和信号标准对差分对的使用几乎都有如下要求：精确的阻抗、长度匹配、信号偏移补偿和损耗预算。为了达到此类重要的差分信号完整性目标，设计人员需要借助工具，精确地计算阻抗，以及了解差分信号与互连器件上各个功能元件的交互方式。本文将探讨有哪些因素会影响差分对的过孔阻抗。

自动驾驶汽车是汽车行业的未来。为了实现网络安全连接，汽车行业使用以太网网络。与控制器局域网络 (controller area networks, CAN) 或 FlexRay 等常用的网络协议相比，车载以太网具有更多优势。本文将讨论汽车网络协议和影响车载网络的串扰问题。

热管理方面的挑战日益严峻，必须在设计早期解决这些问题。本书使用具有温度依赖的线性弹性材料和多层几何形状的半导体封装，演示 Celsius Thermal Solver 的热翘曲仿真能力，并将几个实例的解析解和文献中的影像云纹法 (Shadow Moire) 实验测量结果与数值仿真结果进行比较，验证 Celsius 求解器的高准确性。

Graser TECHTALKS 2024 回顾视频将重点介绍 Cadence Sigrity 工具在 2024 年的最新更新内容，涵盖了更强大的功能和更先进的技术，助您在 SI/PI 设计领域不断前进！

散热器是电子产品中常用的热管理系统，在大多数散热器中，对流和辐射并存，两者的结合有助于增强散热器的整体热交换。鉴于辐射是散热器中一种重要的传热方式，本文将以辐射热阻为重点来探讨传热的电路类比。

电池过热是加速电动汽车电池老化的罪魁祸首之一。而电动汽车的电池冷却系统可以调节电池和其他电子系统的温度。本文将逐一探索电动汽车的工作原理及电池冷却的方式。

本文将说明 Cadence 产品管理组总监 Brad Griffin，在 2023 DesignCon 大会上解析如何将人工智能和机器学习作为工程设计辅助工具，用来优化信号和电源完整性。

PCB 走线的电感决定了接收的串扰强度，而保持系统阻抗是 PCB 互连设计的一大挑战。本文将详解计算地平面上方走线电感的几种方法。

在签核高速 PCB 设计时，工程师需要解决三个关键问题：电源分析、SerDes链路合规和DDR存储器接口合规。本文将介绍 Cadence PCB 设计方法，帮助设计人员无需等待 SI/PI 专家的回馈，可在预算范围内按时交付合格的产品。

新版 Clarity 支持本地部署，也支持云端仿真，本书将分别以 PCB、IC 封装、DDR 板和 NB 等案例，详解如何在云端使用 Clarity 对复杂系统进行电磁分析，设计人员无需再苦苦等待资源，哪怕是最复杂的设计，都可以借助云计算即刻执行仿真。

在 AI、机器学习 (ML) 和数据挖掘的狂潮中，我们对数据处理的渴求呈现出前所未有的指数级增长。DDR 技术作为动态随机存取内存 (DRAM) 的重要演进，极大地推动了计算机性能的提升。如今，无论是 PC、笔电还是人工智能，各行业正在加速向 DDR5 新纪元迈进。本文将说明 DDR5 时代超高速性能所面临的設計挑战和因应之道。

传统汽车中包含电气系统、电子电路，以及内燃机。工程技术的进步让汽车拥有了更多工具，但这一切也带来了电磁兼容性 (EMC) 问题，此问题会让汽车系统运行发生意外变化。本文将深入探讨汽车面临的一些 EMC 问题以及 EMC 的来源。

一般传输线的阻抗可以通过考虑波的传播行为来计算，前提是必须兼顾导体的非理想性质。在设计高速 / 高频互连时，我们需要理解信号在无限大的导电介质中传播的波行为，本文将带你深入了解。

接地、EMI 和电源质量是密切相关的；电源质量会受到各种事件的影响，包括电磁干扰 (EMI)。幸运的是，电路接地可以减轻 EMI 的不良影响，当系统正确接地时，EMI 就会脱离关键设备，从而改善电源质量。本文将解析这三者之间的关系以及正确接地设计所需考虑的要素。

多层 PCB 有很多优点，但是，多层结构也会给电路板带来热应力问题，为此必须对多层电路板进行热应力分析，以确定受应力影响的区域并防止热变形。本文将探讨对多层 PCB进行热应力分析的重要性，以及如何善用合适工具快速找到过热区域，提高热可靠性。

阻抗是用于普遍概括电子学所有领域信号行为的一项指标。要想确保电源完整性，就要按照 PDN 目标阻抗进行设计，但如何确定 PDN 目标阻抗是一项不小的挑战。本文将传授确定目标阻抗的技巧，以实现电源完整性。

可能影响 PCB 信号完整性的问题很多，但在高速通道中特别应该诊断的一种问题是符号间干扰 (Intersymbol Interference, ISI)。本文将说明在高速通道中如何减少符号间干扰。

電子冷卻技術自 1960 年代就已經存在，但隨著客戶對高功率電子產品的渴望，新的熱管理技術成為滿足這些需求的先決條件。本文將綜觀電子冷卻技術的過去、現在以及未來，並詳解利用 Cadence Celsius EC Solver 技術，快速且準確地解決當今最具挑戰性的熱 / 電子冷卻管理問題。

對於使用軟硬結合 PCB 的系統，確保功能性、安全性和有效性是重中之重，為此，一定要對它們進行全面詳盡的模擬。本文將解析如何利用 Cadence 技術，大幅降低進行軟硬結合 PCB 彎曲 EM 分析所需的時間和工作量。

Sigrity Topology Workbench – SystemSI PBA 工作流程提供了如 DDRx 和 LPDDRx Parallel Bus Interface 一個準確的模擬評估環境。本文將透過內建的範例，為大家解析如何在 SystemSI PBA 工作流程中使用多種不同的 Memory IBIS model。

與 DDR4 相比，DDR5 的關鍵特點是可以降低功耗並將頻寬增加一倍，這使得訊號完整性 (SI) 變得更具挑戰性。本文將詳解 DDR5 設計挑戰，以及使用 Cadence Sigrity X 進行兼顧電源影響的 DDR5 訊號完整性分析要點。

Crosstalk 一直以來都是訊號完整性分析的重點課題之一，過大的 Crosstalk 都會直接影響訊號品質。究竟設計人員該如何避免 Crosstalk 呢?　本次視頻將傳授不同的 Cadence Sigrity 工具進行 Crosstalk 分析的獨門技巧。

傳熱方式有三種，傳導，對流與輻射。目前許多熱效應分析方式常難以準確模擬對電子的影響，問題熱點、電流過於集中等設計問題可能常被忽視，此時電熱協同模擬分析可以是一最佳解。本次視頻將傳授不同的 Celsius 工具運用時機以及電熱分析密技，讓你解決電熱問題更加得心應手。

本文將演示在 Clarity 3D Layout 高速結構優化 (High-Speed Structure Optimization ,HSSO) 工作流程中，如何使用 Optimality Intelligence System Explorer 找到 Differential pair 換層 Via 結構的最佳特性。

本文將說明演示 PowerTree 的 導出 / 導入 Excel 功能，以及如何利用 Excel 格式快速編輯屬性，實現可重複使用的便捷性，進而有效減少模擬參數建立的時間。

隨著高效能運算需求的持續增長，HBM (High Bandwidth Memory，高頻寬記憶體) 匯流排界面被應用到越來越多的晶片產品中，然而 HBM 的 layout 完全不同於傳統的 Package / PCB 設計，本篇文章將針對上述 HBM 設計挑戰和傳統模擬流程上的問題，提出相應的解決方案。

在 Clarity 3D solver 中有三種的表面粗糙度模型：Huray model、 Modified Hammerstad model、 Modified Groisse model，可以用來套用在導體上並調整導體的電導率。本文將介紹三種不同表面粗糙度模型，以及如何在 Clarity 3D solver 中實現表面粗糙度模擬設定，並帶入高頻模擬中，演示了因為粗糙度模型的參數不同帶來對 S 參數的影響。

本書將介紹如何使用 Cadence^® Celsius™ Thermal Solver 對意法半導體的 EVALSTDRIVE101 大功率評估版進行詳細的電熱協同模擬，以極短時間優化電機控制系統的電熱性能，極大地簡化逆變器優化過程，幫助設計人員在短時間內最大程度實現可靠設計。

電動汽車的機械運動來自於電能的轉換。電池、充電器和電機彼此配合，使電動汽車成為現實。但由於電動汽車的電氣和電子結構中涉及到高電壓，因此很容易受到電磁干擾 (EMI)。因此屏蔽電動汽車的電磁干擾至關重要。本文將解析電動汽車中常見的電磁干擾種類、容易導致故障的位置以及解決方式。

了解 Via 陣列的電流分布是降低局部DC電流的關鍵步驟，而一個常見的電流分布問題就是來自於 Via 陣列。本文將說明利用 PowerDC 分析 Via 陣列的電流分布，並與 Via 陣列的萃取等效電阻模型模擬結果進行比對，以便能更好地了解 Via 陣列的直流分布和導致電流分佈不平衡的成因。

為了涉足 GDDR6 介面的下一代應用，越來越多公司關注於半導體的異質整合，尋求與 GDDR6 記憶體 IP 供應商展開合作。本文將剖析使用兼顧電源影響的 SI 分析和兼顧熱影響的 PI 分析作為 GDDR6 設計中系統設計和簽核方法。

對於天線來說，駐波是一種稀鬆平常的現象，會在特定的頻率上產生強烈的輻射，而在傳輸線上，駐波卻會帶來麻煩。要控制駐波模式，需要利用阻抗控制和阻抗匹配在互連和天線中設計反射。本文將詳解互連和天線上的駐波模式。

在 DesignCon 2022 上，來自微軟的 Kyle Chen 和 Cadence 的 Suomin Cui 聯合發表了《應用深度學習和 3D 電磁求解器實現高速靈活互連的優化設計》技術演講。本文將重點摘錄此次技術演講內容，為你揭開如何實現以 AI 驅動優化高速互連設計的秘密。

本次視頻為 Cadence 專家 Mason 於今年 Graser Techtalks 上講演內容，主要以 Cadence Celsius 多物理場模擬軟體，在電性與溫度耦合下，就模擬的結果來改善電性 / 散熱 / 應力的經驗分享。

本案例影片將解析頻寬 50GHz 及以上量測與模擬 Correlation 分析考量要點和相關係數設置步驟，涵蓋材料特性識別、相關挑戰、連結器模型影響和製造公差 / 變化等。

本視頻將探討鎊線與覆晶凸塊於毫米波頻段的解析公式、分析技巧、物理直覺、封裝結構效應和如何改善，以及模擬與量測結果比較。

本視頻將帶你快速掌握 Sigrity 2022 在 Celsius PowerDC、PowerSI、OptimizePI、Clarity 和 Topology 等增強功能重點，讓你的 SI / PI / EM 分析更加游刃有餘！

DDR6 RAM 是目前 DDR 反覆運算中的最新版本，最大的資料速率峰值超過 12000 MT/s，其使用的導體和介電材料會影響高資料速率下的信號完整性。本文將剖析 DDR6 RAM 的優勢和常見的設計挑戰。

無論哪種傳熱模式，都有穩態和暫態。在穩態熱傳遞中，溫度自始至終是恒定的；而在暫態熱傳遞中，溫度隨時間而變化。本文將比對穩態熱傳遞與暫態熱傳遞的差異。

隨著頻率和資料傳輸率不斷提高，驗證是否能向設計中的重要部件提供充足的電源是至關重要的，若不能及時提供傳輸資料位元流所需的電源，即使是電流充足的積體電路也會出現「電力短缺」。本電子書將傳授如何用去耦電容滿足高頻電源需求。

暫態分析可以充分理解時域中的信號轉換，以及它們與重要系統參數的關係。它用於分析時域中的模擬資料或實驗結果，特別是當所研究的系統在兩個狀態之間過渡時。本文將說明如何進行時域暫態分析以及須注意的地方。

Cadence 近年發表新一代訊號完整性與電源完整性 (SI / PI) 解決方案，最受大家所青睞的 PowerDC 再進化為 Celsius PowerDC，利用 PowerDC 與 Celsius 的優點，將電與熱模擬完美結合。本次 Workshop 視頻將傳授 Celsius PowerDC 功能應用技巧，提升您的設計效率。

對混合信號 PCB 進行分區和合理設計版圖有助於減少串擾和干擾。然而，這卻是一項艱難的挑戰，因為類比和數位元件的電流、電壓和額定功耗各不相同。但是，遵循一些基本設計規則將有助於簡化混合信號 PCB 的分區和版圖。本文將傳授對混合信號 PCB 進行EMC分區和版圖設計的小撇步。

電子產品滿足電磁相容 (EMC) 標準是至關重要的。而在市場上有各種電磁模擬方法，本文將探討部分元素等效電路 (PEEC) 方法的基本原理、優點和運用。

隨著產品設計的多樣性，對高速規格需求也不斷增加，本次 Workshop 視頻將傳授如何使用 Sigrity Topology Workbench 工具分析 SerDes 通道模擬並優化 EQ 參數以獲得最佳通道性能。

Clarity 是一款 3D 全波電磁 (EM) 模擬軟體工具，在設計用於 5G、汽車、高效能運算 (HPC) 和機器學習應用的系統時，模擬精度可達到黃金標準。本指南將包含 6 個 LAB 練習，帶你一步步學習如何使用 Clarity 3D Layout 針對封裝或 PCB 結構上的 Differential Via，快速並精確地萃出 S 參數。

有限元素分析 (FEA) 是在複雜幾何中為微分方程求解的一種基本的數值計算方法。在科技發達的今天，當我們需要對複雜電子系統的行為進行建模，使用有限元建模來檢查是不錯的選擇。本文將討論有限元模型在系統分析中的應用和創建技巧。

隨著電子科技蓬勃發展和終端產品輕薄多工趨勢下，軟硬結合板的技術應用愈來愈普遍。背鑽技術也因設計日趨複雜，在 SI 考量上，導致此技術越發普及。本次 Workshop 視頻將傳授 Clarity 在軟硬結合板及背鑽兩種技術上，如何有效並且正確得到 PCB 的特性。

Clarity 3D Layout 的多重結構模擬工作流程，提供了基於區塊的方式來幫助設計人員輕鬆合併多個設計。透過本視頻你將能一步步學習到在 Clarity 執行多重結構模擬流程步驟和訣竅。

在設計 IC、PCB 等複雜系統，或是設計整個 PDN 時，需要作出許多權衡，而最佳設計會盡力優先考慮重要的設計目標，同時盡可能找到折衷方案。本文將探討如何善用最佳功率流模型進行 PDN 設計。

本文將說明如何運用 Clarity 3D 求解器透過參數設定達到網格複用 (Mesh Reuse) 的效果，大幅加速模擬分析時程。

為了確保 PCB 的電源完整性，需要前端與後端工程師的共同努力。本書除了討論時下常用的 PCB PI 分析方法外，將分享一種團隊協作 PCB PI 方式，為前、後端設計人員提供更有效的溝通法，也可為 PI 人員提供設計早期階段的器件模擬設置，以實現更好的資源利用率和分析結果。

本期影片將傳授如何在 Clarity 3D Workbench 快速設定模擬條件後進行頻域分析。

本期影片，將傳授如何在 Clarity 3D Workbench 快速設定物件材料特性、Ports 和模擬邊界條件，掌握設置關鍵。

本文將使用 5G 28GHz 天線實例，透過一步步操作帶您了解如何使用 Clarity™ 3D Workbench，將單元天線快速設置成陣列天線並完成模擬。

電子元件會產生大量熱量，而當今世界非常注重能效，降低電子系統的功耗始終是人們關注的焦點。嵌入式系統是降低功耗和提高能效的主要物件。本文將深入探討如何在嵌入式系統中進行功耗管理，以確保系統以最高能效運行。

Patch 天線設計模擬系列教學影片將以中心頻為 2.755GHz 的貼片天線為例，共分三期，帶您快速了解在 Clarity 3D Workbench 建立模型、設置模擬環境，以及 3D 遠場輻射場型圖設定等訣竅。本期影片將詳述如何使用 Clarity 3D Workbench 原生 3D 零件創建 Patch 天線模型。

Clarity 3D Layout 工作流程提供 Cut and Stitch 技術：利用 Hybrid 與 Clarity 兩種求解器 (Solver)，針對不同結構求解，兩者結合後可得到快速且精準的 S 參數。本文將用案例一步步解析 Clarity Cut-n-Stitch 提取 S 參數操作步驟。

本白皮書將介紹新一代 Cadence Sigrity X 信號和電源完整性解決方案中用於系統級 SI 和 PI 分析的功能和案例，幫助設計師減少重新設計的次數，實現縮短高質量產品上市時間。

SI 模擬之前，需具備精準的 S 參數 Model，然而，使用 FEM Solver 對 Layout 進行 3D 萃取卻非常耗時，但如使用 2.5D 萃取又怕結果不夠精準。本次 Workshop 視頻，將傳授在不同頻段條件下，如何應用 Sigrity PowerSI Hybrid Solver 與 Clarity Solver，同時兼顧最高效率與最佳精準度。

Clarity 3D Workbench 提供簡單易用的圖形使用者介面，能高效進行各式設計的 S 參數萃取和精準的電磁模擬分析。本文將以2.755GHz 的貼片天線為例，帶領各位快速了解如何使用 Clarity 3D Workbench 設置模擬環境並得到S參數，以及 3D 遠場輻射場型圖。

隨著產品設計的多樣性，其規格需求也不斷推陳出新。當有些新的規格報告需要產生，卻還沒有相應範本可套用時，新 Sigrity Topology Explorer-SLA 中的 Custom Compliance Kit 功能，將幫助設計人員解決難題。本文將詳解 Custom Compliance Kit 的設定訣竅。

連接器 (Connector) 構造看似簡單，但設計連接器卻不是件容易的事。設計連結器必須考慮到訊號完整性問題。而其中，S 參數更與訊號完整性分析息息相關。本文將解析如何使用 Clarity 3D Workbench，在複雜 PCB 連接器設計上更有效率地萃取 S 參數。

系統設計涵蓋從晶片、封裝到電路板、軟體和外殼的各個領域。各領域常見的系統設計挑戰有哪些？我們為何宣導創新系統設計？系統設計分析應該側重於哪些面向？而創新系統設計在消費電子、5G、雲端、汽車等領域又有怎樣的應用？本電子書將逐一為你解答。

全新 System PI 可串連從 IC 到 Package 再到 Board 的完整拓譜，執行 AC/DC 的系統級 PI 分析。而 Cadence 近期發表新一代 Sigrity X，效能大躍進，打造 10 倍快的系統分析。本文將分享 SystemPI 和 Sigrity X 新技能掌握技巧！

想在日益複雜的通信產品市場脫穎而出，設計人員必需進行精確且快速的電磁模擬。Cadence^® AWR^® AXIEM 模擬器為高效設計提供所需的精准度、容量和速度，可以對 RF PCB、模組、低溫共燒陶瓷 (LTCC)、單片微波積體電路 (MMIC)、射頻積體電路和天線上的無源器件進行特性分析和優化。
本電子書將詳述 10 個使用 AWR AXIEM 模擬器的最佳實踐要點，以及如何有效幫助設計人員解決 EM 模擬過程中最常遇到的難題。

當今的 CPU 能夠處理的資料量比以往還多，這全都要歸功於摩爾定律的擴展和對更高級應用的需求不斷增長。然而，降低 CPU 或 GPU 功耗的技術有許多，其中兩種降低功耗的技術為：動態電壓和頻率調節，本文將探討動態電壓和頻率調節如何影響功耗。

對於汽車行業而言，雖說自動駕駛的未來已成定勢，但仍在繼續改進的路上，其現階段的發展，除了法律和定責層面眾多懸而未決的問題之外，技術上的挑戰依舊嚴峻，本文將剖析自動駕駛所遇到的重重關卡和應對之道。

Sigrity™ SystemSI 透過物理乙太網通道分析 ECU 到 ECU 的通信性能，從而自動進行晶片到晶片的信號完整性分析，可實現車載乙太網通道模擬。本文將探討車載乙太網應用前景及其設計要點。

為解決 5G 通信、汽車、超大規模計算，以及航空和國防領域面臨的系統級模擬規模和擴展性挑戰，Cadence 日前正式發佈下一代 Sigrity X 信號和電源完整性解決方案，此為 Sigrity 產品系列近十年來取得的最大突破，其意義遠不止重新設計的引擎架構和顛覆性的使用者介面，並且推進客戶「對生產力的理解和 SI / PI 設計理念的全方位轉變」。本文將透過 EETimes 首席分析師與 Cadence CIC / PCB 系統分析副總裁的深度對談，帶您快速了解 Sigrity X 獨特之處。

軟硬結合板不僅在適應保形性方面具有強大的靈活性，能夠安裝到電子設備內的狹小空間中，且成本效益極高，因此備受設計人員青睞，被運用在許多現代的電子設備。但由於 3D 設計的複雜度相對高，軟硬結合板的電磁分析一直是一項艱鉅的挑戰。本白皮書將詳述如何提高軟硬結合 PCB 的電磁分析效率。

PCIe 是早期 PCI 匯流排的升級版。它取代了幾種陳舊的、速度較慢的匯流排。PCIe 3.0 和 4.0 雖是目前最成熟的 PCIe 介面，然而PCIe 5.0 的應用正在加速，這也意味著PCIe 6.0 的時代即將到來。PCIe 6.0可以在乙太網、SSD、AI、雲計算、汽車等領域實現更強大的應用。

Sigrity X 以優異的精準度提供高達 10 倍的效能，過去耗時超過一天的模擬現在可以在短短幾個小時內完成！本文將範例展示新一代產品－ Sigrity X，如何透過令人驚豔的性能加速產品交付及上市速度。

隨著資料速率提高到十億位元速度和時序預算收緊，DDR4 和 DDR5 介面涉及到工程師們當今面臨的最具挑戰性的 SI 問題。然而，SI 和 PI 分析分開進行的傳統工作流程容易在高速設計中導致故障。數十億位元的平行匯流排介面涉及下降的電壓擺幅、均衡的收發器，嚴格的誤碼率 (BER) 要求以及匹配的傳輸線長度。為了滿足嚴格的時序約束，必須瞭解非理想 PDN 對 SI 的影響。

軟硬結合板優越的彎曲度、適合小空間以及低製造成本的特點使其成為移動通信產品的理想選擇，並且逐漸被廣泛用於現代化的電子設備，但軟硬板上的電磁 (EM) 分析一直都不簡單，本文將探討如何快速並準確地完成軟硬結合電路板上的 EM 分析。

本期課程有請 Cadence 專家 Jinsong Hu，使用目前流行的模擬工具，並透過實例從流程分析切入、一步步指導高速信號互聯模擬的流程和方法，各種疑難雜症一次解決。

現代電子產品極易受到電子散熱問題的影響。遺憾的是，目前許多分析熱效應的方法通常無法準確預測元件電流的電子反饋，導致熱性能模擬存在缺陷。
本電子書將探討為何需要在電子領域進行熱分析，並重點介紹熱設計的細微差別﹑陷阱和挑戰，以及如何最有效地加以克服。

要按時設計一個優化的電源和一個沒有板級 SI/PI 問題的 PCB 設計需要設計工程師、layout 工程師和 PI 工程師透過一個整合設計平台緊密合作。本文將解析如何加強 PI 專家和 PCB 設計師之間的合作，從而加快上市時間並優化最終的設計成本。

如果沒有獲得 CE 或 FCC（或同等）認證，就不能銷售電子產品。然而產品認證的物理測試非常昂貴，一但失敗會導致非常高昂的成本。Cadence Clarity 3D Transient Solver 運用了大規模平行、多執行緒 (multi-threaded) 和分散式的運算架構，可以在軟體中完成在電波暗室環境中的大部分操作。本文將分享 Clarity 3D Transient Solver 如何使汽車 ECU 的設計週期時間減少 30%？

目前，Cadence 的產品組合提供多種電磁 (EM) 技術。面對諸多 EM 模擬和分析工具，我們該如何做選擇？本文將詳解 EM 求解器的功能，並進一步瞭解每種技術的優勢。

瞭解積體電路的熱性能，對於避免可能導致電路故障的過熱問題一直都是至關重要的。
電子系統的小型化和大量產熱的 LED 等元件的廣泛使用使熱分析作為保障產品良好功能和可靠性的作用日益突顯。但電子產業似乎還未就此新挑戰做好充分準備。讓 Cadence 專家告訴你如何因應在 3D IC 結構上的熱分析挑戰!

從表面上看，連接器並不複雜，然而設計連接器是一項艱巨的任務，其必須考慮到訊號完整性問題。有些問題無法僅透過 SerDes 發射器和接收器中的等化器來解決。尤其是，回波損耗導致接收噪音容限降低，因為部分訊號並未抵達接收器，這些訊號在均衡期間顯然沒有用處。本文將詳細講解連接器設計的流程與要點。

隨著新產品的設計頻率越來越高，更多 IC 和 PCB 設計人員都應該熟知RF振盪器元件和電路。一旦達到千兆赫 (GHz) 以上的頻率範圍，相比離散元件，系統級晶片 (SoCs) 和積體電路 (ICs) 便成為了射頻振盪器的更佳選擇。本文將討論一些所有設計人員都應該瞭解的基本振盪器及重要的 layout 技巧。

為電路板供電是 PCB 設計中的一個關鍵環節，雖然大多數電路板都可以正常工作，但只有在為器件提供最佳電源時，才能發揮出真正的功效！設計人員應該考慮可能會遇到的問題及產生的影響，若這些問題發現的太遲，及有可能遇到重大挫折。本電子書將探討各種撇步幫助各位能夠及早發現問題。

本文將討論與信號完整性相關的 PCIe 4.0/5.0 設計挑戰，還將進一步分享設計人員如何利用先進的 CAD 工具來應對這些挑戰的深入見解。

112G SerDes 所面臨的一大挑戰即是解決訊號完整性問題。在長距離應用的最壞情況下，從單晶片發射器發出訊號，中間會經過層層障礙，最終抵達接收器時會導致嚴重失真，且很難恢復所傳輸資訊的 CLOCK 時鐘和資料位元。本白皮書將介紹如何有效解決 112G 長距離設計的訊號完整性問題，確保以非常小的誤碼率 (BER) 可靠地傳輸資料。

對於資料速率適中、開關時間達奈秒量級或更快的系統，進行高速設計時，每一位工程師均應認真考慮訊號完整性設計。這些高速設計技術旨在確保不會出現能導致高誤碼率的偽缺陷訊號，整個電路板上的時脈流和串列或平行資料保持同步，並且 PCB 長走線中的傳輸線效應得到抑制。

針對 DDR-4 設計，本文詳細例證如何優化去耦電容的配置與選擇。

本期電子書將從幾個方面討論工程師在設計 PDN 時遇到的常見問題，包括不受控制的電壓紋波到電磁干擾（EMI）故障，以及這些問題的解決方案。

隨著高速串列連結的資料速率要求不斷提高，設計工程師必須全面分析並測試高速 PCB 互連和元件封裝的電磁效應，以獲得最佳信號完整性性能。當按照行業介面標準進行設計時，相關規範通常會有一組必須滿足的測量信號完整性的「合規檢查」，以保證介面的正確操作。本期電子書將詳細說明各項合規檢查的重要性及測量內容，為設計所需的正確測量與檢查提供指導。

與 4G 相比，5G 的技術架構與應用挑戰有何不同？

當今電子產品的設計中常常包含了多個互連的印刷電路板（PCB）。要使多板系統中的所有元器件整合為一個的成品工作，關鍵在於設計時選擇正確的連接器。
在這篇文章中，我們將深入探討不同類型的 PCB 互連方式以及最佳實踐方式。

以視頻 解析 Clarity 如何提供新一代的真正整體的 3D 解決方案：黃金標準的精確性、世界級並行處理技術、高達 10 倍的性能提升、與 Cadence 工具的整合，支援 CloudBurst 平臺。

今年的 DesignCon 2019 大會上，Cadence 團隊以 Magpie IP 為例，分享了 112Gbps SerDes 的建模與模擬的經驗方法。

PCB 設計與分析涵蓋更多領域：電磁學的多物理分析、訊號完整性分析、傳熱分析、流體動力學（用於冷卻氣流等），以及電路板和外殼的實際機構設計。使分析變得複雜化的根本原因是以上這些領域全部相互作用。例如，在外殼上打洞可以改善熱問題（更多通風），但會使電磁輻射更加嚴重（更多間隙可以使射頻訊號通過）；同時產生的溫度變化也會影響訊號完整性——這些因素相互作用，無一能夠擺脫。

在前不久結束的 DesignCon 上，Cadence 及其客戶 IBM 就 32 GT/s 及以上的高級 IBIS-AMI 技術做出了演講教程。Cadence 專家親臨現場，為大家帶來第一手講義筆記~

在量子計算、5G 和 AI 如火如荼的今天，以 PCB 設計為核心的 DesignCon 也積極回應潮流，三場特邀專題演講分別以這三個火熱話題為主題：關於量子計算的專題演講關注於如何從量子電腦中獲取資料；5G 的特邀演講聚焦於聯網汽車；AI 的特邀演講則是談論了 Uber 的資料中心以及他們是如何大規模建設電腦基礎設施和聯網汽車的。

現在 DRAM 市場上的談論熱點是 DDR5。DDR3 和 DDR4 轉換的最大驅動力是客戶及移動設備，而 DDR5 的主要驅動因素則是對頻寬的需求。由於系統記憶體頻寬跟不上伺服器 CPU 核心數量的增長，伺服器因此需要更大的記憶體頻寬。

如此深惡痛絕的佈線-分析–再重複的惡性循環到底有沒有解決方案？ 如果我們能夠在 PCB 佈線之前找到所有基本的訊號完整性問題會怎麼樣？

NRZ，PAM-3 和 PAM-4 有什麼區別？ PAM 編碼有何應用？

富士康工業互聯網 (FII) 針對 PCB 主板和用於 PCI-e Gen4 或 SAS Gen4 的 SFF-8654 高速連接器，使用新的 3D Workbench 技術進行性能優化及其結果演示。

本篇將為大家詳細解說該工具的四大功能：3D Workbench 的建模介面與模型導入、網格化分選項、參數掃描模擬與分析，以及全功能指令碼命令（Tcl）錄製與重播，並向大家圖示展示 3D Workbench 的基本工作流程。

在現今這個資料速率高達兩位元數 Gbps 時代裡，工程師的工作越來越不容易，正確地設計並表徵系統以符合不斷更新的業內標準搞得大家焦頭爛額，不僅要對高速串列鏈路及其所有損耗進行模擬，還得通過合規測試。

在熱管理基礎系列最後一篇文章中，將討論冷卻電子系統的技術，並根據熱電阻及其網路知識更好地瞭解這些技術的工作原理。

本篇文章中我們將使用熱阻的概念來建立一個系統的熱等效網路，並確定與其等效的連結環境熱阻。

此篇將討論三種不同類型的熱傳輸機制，以及如何使用等效熱阻來近似模擬這些機制。

在本熱管理基礎知識系列的第一篇中，我們將討論什麼是熱量和溫度，並將這些概念與歐姆定律連繫起來。

預計在今年夏季發佈的 DDR5 標準中，DFE 功能將被正式規定包含在 DRAM 中。這意味著你將急需一個 AMI 模型。 你打算怎麼做？你是否在考慮有沒有比打開文字編輯器進行編碼更簡單的方法？

現今行業內正在發生的一個重大變化，DDR5 標準將 (間接) 授權使用 AMI 模型。IBIS 和 AMI 涵義需要被更多設計領域的人了解，DFE 均衡將被規定包含在 DDR5 標準之內，這將需要運用 IBIS+AMI 進行建模，從而設計出諸如新一代 DIMM 、能承載 DDR5 DRAM 的系統。

回想一下那個坐在角落裡被一群博士們簇擁著的同事；人人都想找這位 3D 建模專家給自己的設計做 3D 結構分析。他/她好像無所不能，會使用一般人難以掌握的軟體工具。但問題是，即使他/她分析完你的 3D 結構並告訴你需要做出哪些調整之後，你仍然面臨著大量的工作。

有了詳細的佈局後互連以及 IBIS-AMI 模型的正確執行，您可以關注特定的、感興趣的介面 (本例中為 PCI Express Gen 4) 的合規性檢查。每個介面都有自己的特定標準。在這種情況下，PCI Express 確定了許多眼圖相關的時域標準、無源互連通道的頻域標準以及滿足特定抖動容限範圍的能力。

等化器自我調整的另一項能力是回饋訓練。許多高速串列協定規定 SerDes 接收器可以評估發射器送出的 training patterns 的信號品質，以此來決定發射器均衡的大小，然後將這個要求回饋給發射器，然後評估下一個 training pattern。

同步開關輸出(SSO) 引起的同步開關雜訊 (SSN) 一直是信號完整性 (SI) 領域幾十年來的熱門話題。一些人認為只有使用電晶體級模型的 SPICE 模擬才能提供 DDR4 等記憶體介面所需的精度，以模擬在位址和資料匯流排上同時驅動多個信號。

此時，SerDes 元器件供應商應該已經提供了所需的 IBIS-AMI 模型，如果這些模型可用，那麼替換模擬測試平臺中的對應模型。現在，我們重點關注後模擬的驗證工作。在模擬測試平臺中替換為你自己的模型，儘管這時看起來你好像就馬上可以進行模擬工作了，但是對於 IBIS-AMI 模型仍然有許多工作需要做。

一旦物理 layout 完成（或者至少串列鏈路差分對的佈線完成），就可以進行佈局後驗證。需要決定使用多大的頻寬進行模型提取。為了評估這一點，需要考慮通過鏈路傳遞的信號。 PCI Express Gen 4 的規格是指上升時間約為 22ps，測量值為 10% 至 90%。

現今，工程師們面臨著複雜且快速的設計變更，需要運用多個設計工具才能協同完成。 MCAD 和 ECAD 的設計系統由於採用其通用檔案格式 (如 SAT、IGES、IDF 等)，已經很好地解決了這個問題。然而，另一個關鍵領域——熱模擬領域，通用檔概念尚未普及。

如今愈來愈多的封裝 / PCB系統設計需要進行熱分析。功耗是封裝 / PCB系統設計中的關鍵問題，需要仔細考慮熱和電兩個領域的問題。為了更好地理解熱分析，我們以固體中的熱傳導為例，並利用兩個領域的對偶性。

透過構建預佈局測試平臺，填入相關模型，生成結果逼真的模擬結果，這時候正適合啟用約束來驅動和控制串列鏈路的物理佈局。

假設我們的 PCIExpress Gen 4 串列鏈路，使用初始的 PCB 走線和過孔模型，其餘的缺失部分用於發射器的 IBIS-AMI 模型，「AMI」表示演算法模型介面。正如其名，IBIS-AMI 模型具有以傳統 IBIS (I/O 緩衝區資訊規範) 格式定義的「電路」部分和以 AMI 格式定義的「演算法」部分，兩者都是完整模型所必需的。

假設我們正在致力於 PCI Express Gen 4 串列鏈路的研發，資料的傳輸速率為 16Gbps。再假設我們能夠獲得供應商提供的 AC 耦合電容、封裝和連接器的模型，以及來自 SerDes 接收端的 IBIS-AMI 模型。接下來還需要 PCB 的走線和過孔模型，以及發射端的 IBIS-AMI 模型。假設供應商暫時無法提供這些資料，那就讓我們先來解決 PCB 架構的問題吧！

整合反向通道演算法到 IBIS-AMI 模型中，以與實際 SerDes 硬體設備相同的方式自動優化 Tx 和 Rx 均衡設置。

過去幾年來，許多系統設計人員一直在使用 DDR4 RAM 組件，並將其用於系統設計。隨著產品性能的不斷提高和功耗預算的降低，對更快速存儲設備的期望也越來越高。

工程師的最終夢想是 ─ 按下一個「魔法按鈕」，自動實現產品的設計、layout 和優化，並滿足性能參數和可製造性，這依然是科幻小說的情節，但現在各種實驗設計（DOE）的運用使得技術已取得巨大的進步，特別是人工神經網路（ANN）。

判斷您的設計是否能耐受 ESD 事件的方式是用 ESD 槍在實驗室裡測試一遍。結果或許可行，或許不行。如果不行，另外尋求提高性能的設計方案將是很花費時間和成本。就算結果可行，那您能保證不會再加上更多的 TVS 二極體作為保護嗎？

由於諸如 PCI Express^®（PCIe^®）Gen4 等串列鏈路介面的資料傳輸率將達到雙位千兆級傳輸速率，為了降低風險並優化設計，將分析盡可能地推向上游至關重要，以實現權衡、可行性研究、元件選擇和約束獲取。

保證 PCB 的電源完整性需要設計團隊成員的共同貢獻。以往，這樣的工作會使得後端專家在前端設計耗費非常多的時間。本文檢驗了一個團隊合作的方法，使得在設計過程中可以更高效利用資源、在關鍵設計點提供更大的影響。

一篇發佈於 SemiWiki.com 的文章分享 Sigrity PowerTree 特性如何幫助設計人員在設計週期中儘早快速評估供電決定，加速 PCB 電源及訊號完整性簽核。