現代電腦系統的許多介面都採用了雙倍資料速率 (DDR) 技術，其中之一涉及到處理器與記憶體的工作方式，人工智能 (AI) 、機器學習 (ML) 和資料挖掘等新應用也在不斷推動這種介面突破新的極限。
針對高頻寬同步動態隨機存取記憶體 (SDRAM) 的最新 DDR5 版本 DDR 介面的開發始於 2017 年，而備受期待的 JESD79-5 DDR5 SDRAM 標準於 2020 年 7 月發布。
借助 Cadence® Sigrity™ X 進行兼顧電源影響的訊號完整性 (SI) 分析，並將其作為 DDR5 應用設計和驗證流程的一部分，工程師可以確信最終產品將與規格相符，並實現更好的性能。
兼顧電源影響的約束驅動的流程
本書為 PDF 版本，共 7 頁，將細說 DDR5 技術，以及使用 Cadence Sigrity X 對 DDR5 設計進行兼顧電源影響的訊號完整性分析的優勢和關鍵要點，以減少迭代，確保所需的簽核級準確度，符合 DDR5 規範。
本書重點
 |
設計概述 |
|---|---|
|
DDR5 的優勢 |
|
設計挑戰：電源完整性和訊號完整性 |
|
兼顧電源影響的 DDR5 訊號完整性分析 |
|
FDTD 方法 |
|
簽核模擬 |
|
結論 |
更多熱門電子書免費下載，盡在 Graser eLearning 藏書閣，等你來挖寶！
中文版授權轉載出處 (映陽科技協同校閱)
長按識別 QRcode，關注「Cadence 楷登 PCB 及封裝資源中心」
歡迎關注 Graser 社群，即時掌握最新技術應用資訊
