近期發佈的 Cadence^® Virtuoso^® IC617 版本內容非常豐富，不論是 Front-End 還是 Back-End 產品都有不少更新，而在這次所發表的版本中除了之前介紹過的 Virtuoso ADE Product Suite 新型類比模擬驗證套件以外，在 Virtuoso Schematic Editor 與 Virtuoso Layout Suite 這二大產品上也加入不少亮眼的新功能，就讓我們來看看有哪些新的東西吧！

當我們要進行 FPGA Mixed-Signal Simulation 時，若是希望 Chip-level 與 Board-level 之間的連結有比較真實 RLC 效應時，也就是加入 I/O Buffer 在兩者之間的連結，那麼我們可以運用 IBIS Model，讓模擬結果更貼近於真實狀況。本篇內容將介紹如何將 IBIS Model 導入到混和模擬環境，以及如何連接 Chip-level 與 Board-level 的電路。

FPGA 在業界上可應用的產業相當廣泛，例如在家庭防護、醫療電子或者是航太電子…等，皆可發現 FPGA 晶片的蹤跡。然而當設計電路所使用的功能越來越多時，那麼對於模擬與 Debug 時間相對的也越來越久。因此我們不妨可以嘗試使用高效能的模擬器 - Cadence^® Incisive^® Enterprise Simulator，來協助使用者縮短模擬與 Debug 時間。最後，本篇將說明如何讓 Incisive Enterprise Simulator 的使用者，即使在 Xilinx^® Vivado^® 的工作平台，也能使用到 Incisive Enterprise Simulator 的模擬器。

當我們要做合成時，合成器時常會使用最佳化的技巧讓設計電路達到最好的效能，然而過多的最佳化反而讓等效比對工具 (Equivalence Check) 不易於進行比對，因此 Cadence^® 有推出一系列的 Analyze 指令，讓使用者在錯綜複雜的電路當中，能夠快速比對出結果。而這次的主題，我們將說明 Analyze Setup 指令的新功能。

Cadence 發表了新一代的類比設計環境，可為設計人員帶來 10 倍跨平台效能與容量提升，且新一代的 Cadence^® Virtuoso^® ADE Product Suite 能夠克服新的業界標準、先進節點設計以及系統設計需求興起帶來的挑戰，協助工程師充分地探索、分析與驗證設計，以確保在整個設計周期中都能維持設計意圖，因應汽車安全、醫療裝置與物聯網 (IoT) 應用等需求。

Cadence^® Virtuoso^® Analog Design Environment(ADE) 涵蓋了非常完整的解決方案，不論是 Analog、RF 還是 Mixed-Signal IC 設計等需求，都可以在 ADE 的環境中進行模擬與驗證，但其中又以 Mixed-Signal IC 設計最為複雜，因為您必須進行 A2D 與 D2A 訊號的轉換才有辦法讓 Analog 與 Digital 電路進行溝通並且解析下一步要電路執行的動作。本篇說明將快速介紹如何分別使用 schematic、verilog 與 verilogA 的反相器電路，進行 Mixed-Signal 電路的驗證。

FPGA 混和設計與模擬流程專為FPGA設計工程師量身訂做，以讓 FPGA 設計工程師能夠在短時間內了解 FPGA 與周邊電路 Co-Work 的狀況。為了減少重複性的動作與時間，上篇我們將探討如何將周邊電子電路的零件，導入到 Incisive / Virtuoso 混和電路設計流程。

有時候隨著投片製程的遷移，又或是更換 Tap-out 的 Foundry，都必定會面臨到電路遷移的需求，不過在遷移過程很難做到百分百的無痛轉換，勢必會因為 EDA 設計工具 Database 的不同，或是遷移時缺少相應的元件或參數等問題，致使遷移電路過程遇到阻礙。為了幫助各位了解遷移的方式，並且降低所遇到的問題，因此我們撰述了該篇文件來協助各位了解。

SimVision 這幾年來陸陸續續不斷地加強效能與操作介面，讓 SimVision 能夠更貼近人性化與提升操作流暢度。以下為本篇將會介紹新增功能項目。

Lightweight Debug Database(LWD)：
新型 Database 主要改善記憶體資源、Elaborate 時間與載入時間。根據 Cadence 得到的數據且與 Snapshot 比較結果如下：
-  載入時間 : 減少 20 倍
-  記憶體資源 : 減少 7.3 倍
-  Elaboration 時間 : 減少 10%

Ease of Use：
SimVision 指令增加 -nclibdirname 與 -nclibdirpath 參數，讓已更新名稱或已搬移的 INCA_libs 資料夾，能夠讓 SimVision 捕獲該資料夾內容。

Cadence Physical Verification System (PVS) 是由 Cadence 所提出之新一代晶片驗證解決方案，它能同時支援於 Virtuoso、Encounter 與 QuickView 的設計平台，更能與寄生參數萃取方案 Quantus QRC 進行整合來萃取電路佈局上的寄生參數，使得 Designer 得以完整驗證晶片效應，同時 Cadence 也持續與業界首屈一指的 Foundry 合作，開發符合新一代深次微米的規範以提高設計收斂性，並縮短驗證週期以提升晶片設計的效率。

Conformal EC v14.2 新增了好用的分析指令，讓LEC能夠更細膩地分析複雜電路以及大幅減少比對時間。以下為本篇將會介紹的新增功能項目：

現今，UVM (Universal Verification Methodology) 為強而有力的驗證方法，可以共同實現 Constraint Random、Coverage 與 TLM (Transaction-level modeling) 的驗證流程，且建置的 Component 可重複性使用，以減輕工程師建立驗證架構的負擔。

近年來市場上產品更新的速度相當快，也被要求須輕薄短小、功能多樣化，而為了使得產品設計的前期就能考量 IC晶片整合於 PCB，或者從 PCB 版延伸出去的效應與影響，因此 Cadence 在新版的 IC616 ISR12 中開始支援 OrCAD Pspice netlist，使得 Designer 得以在產品設計前期就可以整合 PCB circuit design 進行分析，大幅減少產品開發的時間以及投入大量 Debug 的 Resource。

隨著科技與技術發展的日新月異，接下來的科技浪潮將圍繞於物聯網 (Internet of Things , IoT)。根據研究機構 Gartner 指出，到 2020 年時，物聯網產品與服務供應商將創造逾 3,000 億美元的邊際收益，且產品的服務領域涵蓋 3C、汽車、建築、家電與民生用品等產品，將為消費者帶來更高品質的生活。而在 IoT 的實現與整合上MEMS占了極重要的角色，為此 Cadence 與 Coventor 共同合作在 Cadence Virtuoso 平台上，提供 Custom Mixed-signal、IP 與 MEMS 設計的整合平台，協助客戶進行產品開發。

本篇將介紹 Incisive 14.1 所擁有的操作功能介紹：

Cadence 在 IC 設計工具方面發展至今已經超過 15 年，尤其在 Cadence 發佈了以 OpenAccess 資料庫為基礎的新版的 Virtuoso 客製化 IC 設計平台後，不斷加速優化並且提升類比、射頻及混合訊號的客製化 IC 設計工具，使得 Designer 得以在 Virtuoso 整合平台當中無縫進行 IC 設計、分析與驗證，大幅提升產品 Tape-out 的 Productivity 與 Efficiency。

ISO 26262 即將引發車用電子商機。歐洲政府計畫於今年將 ISO 26262 標準納入汽車法規，促使符合該標準的元件需求日益高漲。Cadence 為了讓使用者減少認證與重新設計的往返時間，推出了 Incisive 驗證平台與符合 ISO 26262 標準的驗證套件，期盼使用者在汽車市場搶先卡位。

在製程不斷地微小化下，使得採用 Wire Load Model 預估 Timing 時， 會造成延遲、功率、晶片面積與實際 Spec 有明顯誤差的問題，而使用者只能依據過去經驗做 over-constrain 的動作，嘗試縮小誤差範圍，不過這樣的方式會導致 Quality of Result(QoR) 結果不如預期，徒增 APR 設計的時間。假若能夠在 Synthesis 階段獲取APR的訊息，則在進行 Synthesis 與 APR 的階段時，即可以減少不必要的時間，同時達到 QoR 的效果，該方法稱之為 RC Physical。

IC Design 完成到出光罩 (Mask)，需歷經 Circuit Capture、Pre-simulation、Physical Implementation、Verification，以及最後的 Post-simulation 分析。而 Flow 中影響 Chip 的成敗關鍵除了設計之電路是否足夠穩定外，接著就是 Physical Implementation。為了幫助 Circuit Designer 更直接將 Layout 時應考量的佈局規範如 Current Mirror、Differential Pair、Symmetry Devices 等傳遞給 Layout Designer，本篇中將介紹如何在 Virtuoso Schematic Editor 上設置 Constraint，並將 Constraint 傳遞到 Virtuoso Layout Suite 的環境上。

近幾年，隨著先進製程與晶片的功能越來越多的情況下，使低功率的電路設計被受重視。目前常見的低功率電路設計技術有 Clock Gating 與 Multi Threshold(MVT) Voltage，可以幫助使用者建立低功率電路設計。若想設計進階的低功率電路如：Power Shut-Off(PSO)、Multi Supply Voltage(MSV) 與 Dynamic Voltage Frequency Scaling(DVFS)，可使用 Cadence 流程來完成低功率電路設計與驗證。

Conformal EC v14.1 加強 Clock Gating 比對分析，以解決更複雜的 Clock Gating 的架構，並且增加 Functional Unreachability 的分析方法，來降低 False Non-equivalences 的狀況。

本篇將介紹 Incisive 13.2 實用功能介紹，其中偵錯與效能大幅提升。例如，可以減少 10 倍記憶體使用率的新 INCA 格式、減少九成 Re-Compiler 與 Re-Elaboration 時間的新方法、協助 Formal 立即找出 UnKnown 位置來源的新功能、…等。相關說明請參考內文說明。

對於佈局設計來說，為了要減少訊號在佈線轉角處所引起的耦合效應與等效阻抗的問題...等等。因此佈局時要避免繞線的角度出現銳角或是 90° 的方式，故經常使用 T-junction 作為連接，並為了優化佈局，於轉角處都需要手動加上補償用的 Shape。

但為了達到快速佈局的訴求，這些補償都是最後才進行的動作，甚至忽略掉，在本篇中將介紹新的 Function 來幫您的佈局自動完成夾角與佈線的優化。

SimVision 整合於 Incisive Enterprise Simulator 中為數位、類比與混合電路的 Debug 環境，並支援相當廣泛的 IEEE 的標準語言，讓使用者能夠使用自己習慣的 HDL 或 HVL 語言在 SimVision 中做 Debug。在操作方面，SimVision 擁有直覺性與人性化的 Drag & Drop 與圖形化 Debug 動作。

以下整理常用 Debug 時會使用到的功能：
Dump、 Zoom、 Bind、 Reload、 Radix、 Fold、 Trace、 Move、 Miscellaneous

如何透過設置 DRD Targets 讓我們在進行 Interactive DRD 檢查時，先檢查需要關注的物件，以保持 Layout Window 的簡潔。同時我們也會介紹 DRD base Interactive Compactor 的功能，Interactive Compactor 可以幫我們使用 Design Rule 來快速排列 Layout 上的 Shape、Path、Bus...。

在最新發佈的 Virtuoso 6.1.6 中，大幅簡化 Layout Editor 的操作介面，操作步驟與功能表單更貼近您個人使用習慣，Layout Functions 更加便利與流暢，本篇中將介紹 Layer Palette 與 Smart Rule 實用功能。

當欲進行高速記憶體 (DDR3/DDR4…) 介面模擬欲取得高精準度模擬結果，若使用電晶體級模型進行模擬往往需花費數天時間，但若使用傳統簡單的 IBIS 行為模型又會喪失精準度。Cadence 提供縮短從數天變為只需數小時，更甚至為數分鐘的模擬時間並保有模擬精準度的模型轉換器，讓工程師輕鬆進行 chip-package-board 的 co-simulation 流程。

Created for verification teams developing complex system-level environments, Cadence® Incisive® Enterprise Simulator simplifies and accelerates your workflow with newest feature.

Virtuoso Schematic Editor(composer) 整合 Virtuoso ADE 貼近使用者設計與模擬驗證客製化 IC 電路需求，其擁有許多輔助加速設計的小工具、方便查閱電路圖內容的功能、輕鬆偵查所有功能是否達規格、前瞻式寄生效應評估以及自動化產生模擬結果報告是便捷且完整的直覺式圖形化工具。

於 SoC 設計中，各 I/O Port 的子電路要整合時，往往因 I/O 訊號的路徑、對稱性與子電路的變更，使得原先已擺放好的 Bus path 需要重新規劃，一來一往，耗費多餘的時間，造成佈局時間被拉長。而透過 Cadence Virtuoso 搭配 SKILLCAD 的 Bus Function 將有效減少您佈局的規畫時間，同時也能 Optimize 您的 Bus 因 Parasitic 效應所導致訊號的衰減。

Cadence 發表 APS Simulator v12.1，此提供 SPICE 等級的精準度並提高運算速度、報表式的文件輔助 Designer 更容易找到 glitch… 等問題點、透過 EMIR 分析檢查電流密度是否過高並確認訊號是否符合規格以確保電路設計可工作。

在畫 Bus 線時，為了要降低金屬線之間的 Coupling 電容，佈局工程師會將奇偶相間的金屬線，用不同的 Metal 層來取代，SKILLCAD 提供一個快速的方法來幫佈局工程師完成這項需求，以節省 Layout 的佈局時間。

『蝦米！!這個地方要 matching，早講嘛！害我又要重畫！』，『咦~？這條線你怎麼沒有做 Shielding？』不曉得您是否曾聽過類似的對話，當 Designer 與 layout engineer 沒有溝通好時，頻繁地修改佈局圖，往往造成時間上的浪費，也不免讓人心情煩躁，Constraint manager 可以在 Design flow 中制定佈局設計的規範，以確保 Designer 與 layout engineer 對佈局時該注意的事項保持一致，並且提供一查核的機制。

將介紹如何透過 Virtuoso Visualization & Analysis 方便與直覺的方式，讓您不須再透過 S 參數分析來查閱S參數的模擬結果，可更直接輕鬆便利的讀取史密斯圖，並快速製作其相關報告的小技巧。

當您的 design 經常畫 Bus 線時，應該會遇到新增 Bus 分支的經驗，SKILLCAD 提供您便捷的方式，快速的產生 Bus 線分支，詳細步驟請參閱本文，相信此方式可以有效增加您的工作效率。

我們常以負載拉移量測來改善功率放大器的增益壓縮點，藉以降低其因諧波而造成的非線性失真，以達高功率轉換效率及高輸出功率與高線性射頻功率放大器之設計實現。
此次技術文件我們將以直覺與便利的方式，有別以往需在負載拉移量測中的繁複設計過程和查閱結果做分享。

您是否曾有替數十條已畫好的 Bus 線換層的困擾?繁複的工作，卻沒有成就感，SKILLCAD 的 Bridge 功能可以快速、自動的完成 Bus 線的換層，減少您的負擔。

隨著可攜式無線設備其功能日趨強大，因而功率放大器越顯重要，其需具有良好的線性與防止訊號影響鄰近訊息通道。
此次將說明如何將以往需花費數小時(甚至數天)模擬分析的功率放大器級電路，將模擬分析時間縮短至數分鐘內。

有時辛苦畫好一組 Bus 線後，突然發現需要再多幾條 Bus 線。當你已經累到不行時，簡單快速產生 Bus 線的功能，讓您不再為此苦惱。

您是否曾為了修改已畫好的 BUS 線感到困擾呢? 因繁複的工作而花費大量的時間。
SKILLCAD 的 busAdjust 可讓您快速的完成 Bus 線的修改，以節省您寶貴的時間。

欲對射頻電路執行射頻特性模擬分析時，於 MMSIM11 的Virtuoso RF 可更加便捷執行 S-parameter 與 Noise 特性模擬分析，本技術文件將針對 Virtuoso RF 模擬做相關的介紹。

簡單介紹 ADE 新式波形圖示工具 ViVA 使用小技巧。將模擬所得大量波形資訊過濾出想查看的波形；以及在 ADE 平台下使用設定規格，以帶出含規格標記的圖示，可更加快速且方便驗證電路特性。

SKILLCAD 是半自動化的佈局工具，為了讓 Tool 可以達到自動化的要求，使用前須完成必要的設定，此文件將以圖片的方式說明如何快速的完成 SKILLCAD 的設定。

如何使用內建於 IC6 ADE L 的波形圖示 (Waveform viewer) 工具 - ViVA (Virtuoso Visualization and Analysis) XL 標記小技巧，在電路模擬得到的波形資訊上做標記，可更加方便驗證電路特性。

在混合訊號設計模擬時，如何使數位 real port 可輕鬆傳遞至類比 electrical ports，並快速實現模擬驗證。

您曾否為了補 Dummy Metal Density 而感到困擾呢?
SKILLCAD 提供您簡便的方法，快速幫您補好 Dummy Metal，使您可以把寶貴的時間應用在更重要的地方。

還在為了完成金屬導線的 Slot 的繁瑣步驟感到手足無措嗎?
將介紹在傳統的 Virtuoso 環境中，透過圖形化界面，設定調整所需之佈局參數，即可高速完成特定金屬導線之 Slot 製作。

如何使佈局後寄生效應模擬時,不再需重新製作黑盒子來代表具有寄生效應的零件或花費長時間產生網路 (Netlist) 檔,只需使用相同原佈局前電路圖便能輕鬆快速執行模擬。