By Ken Willis, Cadence

高效的互連提取

一旦物理 layout 完成（或者至少串列鏈路差分對的佈線完成），就可以進行佈局後驗證。需要決定使用多大的頻寬進行模型提取。為了評估這一點，需要考慮通過鏈路傳遞的信號。 PCI Express Gen 4 的規格是指上升時間約為 22ps，測量值為 10% 至 90%。將上升時間與信號頻寬相關聯的經典運算式是：

BW (GHz) =350 / Trise (ps)

對於 PCI Express Gen 4 來說，我們首先考慮的是至少 16 GHz 的信號頻寬，並且如果考慮均衡因素可能會更高。大多數工程師會堅持數倍於資料速率的最小頻寬，這樣就處於 30 至 50 GHz 的範圍內。因此，為了精確，需要全波3D電磁場求解器，特別是針對複雜的非平面結構（如耦合過孔）。所以最初的傾向是為這些類型的串列鏈路部署全波三維提取技術。

問題在於計算的時間。正如前面所討論的那樣，在設計過程中，詳細的互連提取的關鍵在佈線後。而設計週期的最後通常是最具時間挑戰性的，因為需要長時間的計算。儘管從精確的角度來看複雜過孔結構需要 3D 全波方法，但是對於長而均勻的傳輸線，如 PCB 中的走線，就計算得太慢了。對於這些結構來說，快速 2D 方法運行效果還可以，所以在提取引擎方面存在一個基本衝突。

最有效的技術是將兩種方法結合起來，為您提供「全方位的需求」，同時將更快、更簡單的方法部署到長而均勻的傳輸線結構中。這通常被稱為「切割和縫合」方法，其中根據所發現的特定互連結構，將要提取的整個互連結構分解成不同的區域。具有 3D 結構的區域，如過孔，被標記為全波引擎解決方案，而具有長而均勻傳輸線的區域用 2D 技術解決。

最終的結果組合成一個最終的S參數，就像整個網路都是由全波引擎提取的。這種技術的優點是提供了全波精度，同時，提供的解決方案時間比單用 3D 全波求解器提取整個網路的時間要快一個數量級（或更多）。

此時，可將詳細的互連模型插回模擬測試平臺進行佈局後驗證，取代預佈局階段開發的 PCB 走線和過孔模型。

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原文出處

	SI Methodology for Multi-Gigabit Serial Link Interfaces (5 of 8)