By Paul McLellan, Cadence
在 EDA 領域中運用了許多不同的運算軟體。然而 EDA 產業所面臨的挑戰在於，設計團隊總需要採目前處理器來設計及創建下一代的 SoC。然而，在 1990 年代和 2000 年代，微處理器公司 (主要是英特爾，但也包括 Sun、HP、Digital 等) 將處理器的性能每年提高約 50％ 來解決這個問題，部分是因為摩爾定律 - 在沒有產生電源問題的同時，提高矽晶片的性能；還有部分來自於處理器的架構的提升，以更聰明的方法來執行亂序執行 (out-of-order execution)、分支預測 (branch prediction) 以及所有其他設計上遭遇的困難。摩爾定律提高了時脈 (clock cycle) 頻率，而架構的改善也提高了每個時脈週期可執行的指令數 (IPC)。因此，如果您需要更高的性能，只需等待，當時的生活多美好！
然而發生了兩件事，生活不再那麼美好了。首先，由於功率限制，不可能再增加微處理器的時脈頻率。其次，改變架構也幾乎變不出花樣了。從某種意義上說，摩爾定律還沒有結束，在晶片上仍然可以放置越來越多的電晶體，但不再以增加的單執行緒 (single-thread) 性能來交付增加的處理器能力，而是以增加核心數量來交付。因此，我創造了『核心定律 (Core’s Law) 』一詞，即核心的數量呈指數增長。但因為我們位在改變曲線的平坦處，所以這名詞並未引起關注，也從未流行。現在，處理器具有 48 個核心，甚至 128 個核心，這一點明顯變成常態，而不太明顯的議題則是，運算軟體如何適應更多核心。
正如我發表在 揭開『Clarity 3D 求解器和 Celsius 熱求解器』的面紗 的文章中所提到：
揭開的面紗下有一個大規模平行化的矩陣求解器。這是一種突破性演算法，是 Cadence 在系統分析領域的秘密武器。它具有近乎線性的擴展度，而且不影響任何精準度。它運用大量低容量的機器，幾乎具有無限的容量，卻不需要真正具備任何大型計算機 – 一個在您需要時派不上用場，或者大多閒置、等待被使用的工具。整個基礎架構可動態部署到雲端 (或資料中心) 中，並具有容錯重啟功能 - 因為在為數眾多的機器中一起使用時，罕見的事也會經常發生。
許多 EDA 以稀疏矩陣 (sparse matrices) 形式編碼來求解大量方程式。稀疏矩陣是其中大多數項目為零的矩陣。因為不需要顯式記錄為零矩陣項，這意味著它們可以非常有效地存儲在電腦記憶體中。通常，這些矩陣是對稱的，由於只需要記錄矩陣的一半，因此可以進一步節省成本。這是因為許多電氣特性是對稱的：從節點 1 到節點 2 的電容與從節點 2 到節點 1 的電容相同。Cadence 在過去幾年中在運算軟體 (computational software) 方面取得的突破之一，就是強調如何在大量核心和 / 或伺服器上使用這些大型稀疏矩陣進行矩陣代數運算，舉例來說，Cadence 的 Voltus、Clarity、Celsius 等都是相同的解決方案。如果需要深入了解，請參閱我的 文章系統分析：大規模運算軟體。現在，Sigrity 加入了上述的解決方案。
Sigrity X
Sigrity X 可提供模擬速度和設計處理量高達 10 倍的效能，而不會影響任何精準度。這是透過在雲端 (或大型本地資料中心) 中進行大規模分散式模擬所實現。這基本上與 Clarity 3D 求解器的基礎相同，是以大規模分散式模擬技術，進行電源感知與訊號完整性分析。分析訊號完整性的最大挑戰之一，就是受到影響的層面廣大。功耗會影響溫度，進而影響 IR drop，再影響到時脈，再影響到訊號完整性。
混合求解器的另一個新發展是多線式檢查。訊號完整性探索與核心數量呈現線性關係 (因為正在探索的每個配置完全獨立，因此不需要連續通訊)。
Sigrity X 技術可適用於 Sigrity 系列產品：PowerSI、PowerDC、XtractIM、SystemSI 和 OptimizePI。
但是，這不是最新版 Sigrity 唯一的變革 – Sigrity 的新使用者界面『Layout Workbench』非常易於使用。現在，可根據您的喜好，變更成亮色或深色主題畫面 (正如同手機操作)，也可取決於您所在的位置和一天中的時間做調整 - 與 Clarity 3D 求解器所提供 GUI 相同。
還有一個功能，那就是提供專屬 2021 年的新資料庫，因為現在所有內容都封裝在所有模擬類型的單個文件中，這使在機器之間移動模擬文件變得更加容易。存檔功能也得到了改進，可以處理任何其他相依性 (dependencies)。
以下是一個範例，說明新版本中顯著的提升。以下範例設計具有：
 | 20 層 |
|---|---|
| 68,807 凸塊 (bumps) |
| 1,006,136 的穿孔 (vias) |
| 483,894 條路線 (traces) |
以上使用 2019 PowerSI 混合求解器，需要 15 天才能完成。使用新的 2021.1 混合求解器，並使用相同數量的核心，同樣的過程只在 1.5 天內完成。
目前，訊號完整性分析的兩個熱門領域是 PAM4 和 DDR5 記憶體介面：
PAM4 是一種使用四個電壓層級、每個 (恢復的) 時脈週期傳輸兩位的訊號技術，它可應用於 112G SerDes，以及即將到來的 PCIe 6.0 標準 (尚未最終確定，但納入 PAM4 則不會更改)。有關更多訊息，請參閱我的文章 112G 的訊號完整性 和 PCIe 的歷史：第 6 版。
DDR5 是 DDR DRAM 介面的最新版本，正逐漸成為記憶體介面市場的較大的領域。有關更多訊息，請參閱我的《 2020 年是 DDR5 年 》(事實證明這觀點有點樂觀，因為 DDR5 標準直到 2020 年 7 月才最終確定發布)。DDR5 有望在 2022 年成為最常用的介面 (儘管Cadence 與美光 (Micron) 持續在 DDR5 介面技術開發上合作多年 - 有關更多訊息，請參閱我的文章：DDR5 在我們家門口 )。
新版本的使用經驗
有關於客戶的使用經驗，Renasas 的 Tamio Nagano 表示：
「使用新一代 Sigrity 2021，讓我們的 IC 封裝簽核的重要流程得到了顯著改善；過去耗時超過一天的模擬現在可以在短短幾個小時內完成。我們很高興採用這項新技術，將驗證過的性能提高了 10 倍，並用於我們的生產設計中。」
或者，如果您不從事汽車行業，那麼來自 5G 晶片的驗證如何？這是聯發科技資深處長楊亞倫的分享：
「新一代的 Sigrity 版本不僅可以相同的精準度，讓許多設計的分析速度提高 10 倍，而且該功能還能擴展到過去無法分析的更大、更複雜的設計中。這款可建構生產力的產品協助我們省去好幾個禮拜的設計時間，並加快產品交付速度。」
原文出處
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