在 PCB 設計界有種說法：高速設計已成為部分 PCB 設計工程師的關注點，並且即將成為所有 PCB 工程師的關注點。自 TTL 以及更快的邏輯系列問世，工程師發現簡單的 PCB layout 佈局不足以保持訊號完整性。佈局不當時，這些高速系統會出現特殊的訊號完整性問題。
對於資料速率適中、開關時間達奈秒量級或更快的系統，進行高速設計時，每一位工程師均應認真考慮訊號完整性設計。這些高速設計技術旨在確保不會出現能導致高誤碼率的偽缺陷訊號，整個電路板上的時脈流和串列或平行資料保持同步，並且 PCB 長走線中的傳輸線效應得到抑制。
由於許多高速系統都整合了無線功能或連接了外部類比系統，接地設計和疊層設計同樣很重要。高速設計的這些方面會影響電磁相容性要求和接地要求，因此工程師應精心設計其疊層。正確的疊層和接地策略將有助於系統透過電磁相容性檢查、抑制電磁干擾，並確保這些混合訊號系統中的訊號完整性。
高速 PCB 設計的關鍵
考慮高速設計時，大多數工程師都會想到為系統的資料速率設置一個臨界值。實際上，資料傳輸速率並不能決定特定電路板的運行速度。相反，在特定系統中，訊號上升時間才是決定其運行速度的首要因素。這就意味著，即使電路板的資料速率較低（低於 1 Mbps），但如果電路板的訊號上升時間很短，則仍需要高速設計技術。
訊號上升時間對訊號完整性有三個方面的影響：串擾、傳輸線效應 以及輻射電磁干擾。這些訊號完整性問題與相鄰訊號線之間的寄生電容和電感以及走線的特性阻抗有關。資料速率非常高的系統對邏輯器件在導通和截止狀態之間轉換的速率要求高很多。上升時間愈短，串擾和振鈴效應便更強，互連線也更有可能成為傳輸線。
這就導致，對於確保走線能夠不受串擾和電磁干擾的影響，並抑制傳輸線效應，佈線策略、阻抗受控設計以及合理的疊層設計十分重要。在更複雜的系統中，朝向高速設計的互連設計策略能確保訊號完整性，並抑制外部輻射產生的電磁干擾。
高速互連設計
電路板中的互連線在電路板上傳輸高速訊號，其設計應能抑制或消除常見的訊號完整性問題。訊號完整性設計考慮，尤其是互連設計，涉及高速 layout 期間有關阻抗匹配的阻抗受控佈線、合理的疊層設計、長度匹配容差以及終端網路設計。
過衝和下衝是高速設計中可能出現的訊號完整性問題。
互連設計也與疊層設計有關，因為疊層可以實現電磁干擾屏蔽、確定走線的特性阻抗、影響走線之間的串擾，並提高系統通過電磁相容性測試的機率。所有這些問題都會影響整個電路板的訊號完整性，以及是否能夠在電路板中實現阻抗受控佈線。
高速設計中的訊號完整性考量
鑒於高速電路板中可能出現的所有訊號完整性問題，在 PCB 的 layout 階段需要考慮一些重要的設計技術。不良的 layout 甚至讓人無法找到問題的根源。因此，在進行高速 PCB 設計時，可考量以下幾點。
高速設計中的 PCB 疊層
在高速設計中，疊層有許多功能，因此是訊號完整性設計中需要考慮的一個重要因素。迄今為止，設計具有單端走線的多層板時，確保訊號完整性的最常用方法是直接將訊號線佈置在接地平面上。走線可以穿過內層，但最好將內部訊號層佈置在實心的鋪銅平面之間，以防止串擾並保護這些走線免受外部電磁干擾。利用接地平面提供的屏蔽作用也有助於通過電磁相容性檢查。
如果除高速數位系統外，電路板還具有一些類比功能，則需要仔細劃分電路板的數位和類比部分，避免類比訊號干擾數位系統，反之亦然。類比部分內的類比走線也必須仔細佈置，防止出現同樣的訊號完整性問題，這些問題可能會影響數位訊號。
高速設計的疊層示例
高速設計中的傳輸線效應
真正決定電路板中的某些走線是否應設計成阻抗匹配傳輸線的因素是電源和負載之間互連線的長度。當訊號沿某條走線傳輸所需的時間大約超過訊號上升時間的四分之一時，這條走線可以設計成傳輸線。電源和走線之間，或負載和走線之間的阻抗不匹配會導致訊號反射。
電源處的訊號反射將訊號回傳到積體電路封裝，但高速設計中通常忽略了這點，因為驅動器中的電晶體結構阻斷了反射回積體電路的訊號。因其會導致欠阻尼走線 (underdamped trace) 中產生振鈴，負載上的訊號反射更為重要。振鈴 (Ringing) 是指走線中暫態訊號以其固有頻率振盪時產生的暫態振盪。在這種情況下，負載上的串聯端接電阻對於走線減振和振鈴抑制的作用非常重要。
防止高速走線中出現時脈偏移 (Clock Skew) 和訊號偏移 (Signal Skew)
高速時脈和訊號設計需要在一定的允許偏差範圍內對一組訊號的走線進行精確的長度匹配。將訊號發送到負載部件時，在導通和截止狀態之間切換需要特定的時間。平行傳輸資料的走線需要精確匹配長度，以確保所有訊號同時到達負載。同理，傳輸串列和平行資料流程的走線必須與時脈訊號線的長度匹配，以確保負載的積體電路能夠適時切換。由於長度不匹配而造成的任何時序偏差都會增加系統中的誤碼。
高速設計的長度匹配
寄生電容 (Parasitic Capacitance) 和電感 (Inductance) 對訊號完整性的影響
PCB 上的每一個導電元件都有一些寄生電感，而多根導線之間有一些寄生電容。寄生效應無法避免，但可以透過創造性的設計技術降低其對串擾的影響。透過寄生耦合降低串擾這一主要方法是將走線佈置到非常靠近其參考平面的位置，或者將走線佈置成差動對 (differential pairs)。
對於上升速率非常快（即 10 Gbps 或更高）的系統，寄生電容和電感可能會成為主要問題，即使在設計為阻抗匹配傳輸線的走線上也是如此。由於寄生效應，走線幾何形狀的變化或不對稱會在整個走線中造成阻抗不連續，這可能會在沿走線各點處造成反射。這個問題的解決方案與上述佈線策略有關。應精確匹配走線的長度並安排其佈線，從而使整個走線上的寄生效應保持一致，這要求整條互連線上的走線間距和環路面積保持一致。
終端阻抗匹配網路
匹配負載走線的整體阻抗時，有多種終端網路可選用。阻抗匹配能消除負載上的訊號反射，而最好的策略便是同時使用這兩種策略。在負載上放置一個適當的串聯端接電阻便可以透過有效降低走線的振幅來抑制振鈴，但這同時也會改變阻抗的不匹配值。而放置終端網路能確保負載處的走線和串聯電阻組合的阻抗匹配。
整合 PCB 設計與分析
高速設計中，防止出現訊號完整性問題的關鍵在於 PCB 設計軟體中要具有正確的 layout、佈線和疊層管理功能。結合了訊號完整性和電路分析工具，便具備了高速設計中解決訊號完整性問題所需的一切。
使用 Allegro® PCB Designer 軟體完成的其中一個高速設計
譯文授權轉載出處
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