By Cadence
本文要點
 |
DDR6 RAM 是 目前 DDR 迭代中的最新版本，最大的資料速率峰值超過 12000 MT/s。 |
|---|---|
|
在 DDR6 記憶體介面中使用的導體和介電材料會影響高資料速率下的信號完整性。 |
|
DDR6 設計要求包括潔淨的電壓供應、最佳的工作溫度、合適的走線長度匹配、良好的端接、適當的設置和保持時間，以便在高速信號傳輸過程中實現較好的信號完整性和電源完整性。 |
雙倍數據速率 (Double data rate ， DDR) 是隨機存取記憶體 (RAM) 中目前最快的技術。DDR RAM 技術經歷了多次迭代，每次迭代都比上一個版本具有更高的資料速率和頻寬。DDR6 RAM 是目前 DDR 迭代中的最新版本，其資料速率峰值達到最大 (超過 12000 MT/s)。
但是與此同時，DDR 的高速資料流程和匯流排設計為 DDR PCB 的設計過程帶來了挑戰。這些挑戰類似於超高速 PCB 設計的複雜性。本文將介紹 DDR6 RAM 並討論一些常見的 DDR6 RAM 設計挑戰。
DDR6 RAM
DDR6 是新一代的 RAM。它提供了一種高速記憶體設計，適合需要高記憶體頻寬的應用場景。與之前的版本相比，DDR6 RAM 的設計旨在實現 更高的可靠性、更低的延遲 和 更高的壽命。其中一種專業的記憶體技術，即 GDDR6，可以提供很大的頻寬。GDDR6 的頻寬特性使其成為圖形應用的最佳選擇。
雙倍數據速率 (DDR) 是 目前 RAM 中最快的技術
隨著市場對通用記憶體設備和企業存儲應用的需求日益增加，DDR6 和 GDDR6 成為理想的選擇。由於 DDR6 RAM 具有高頻寬、低延遲和低功耗的特點，市場需求會繼續擴大。物聯網 (IoT)、大資料和人工智慧 (AI) 等技術將繼續使用 DDR 技術。
由於需求的爆炸式增長，DDR 電路板從設計到上市的時間很短。然而，如此倉促的過程可能會帶來一些問題。使用 DDR6 的設計常常會因為資料、位址、時鐘或控制線的複雜性而出現故障。下面讓我們深入探討 DDR 設計中的挑戰，特別是 DDR6 設計中的挑戰。
常見的 DDR 設計挑戰
使用 DDR 記憶體的印刷電路板設計在創建之初就面臨著挑戰。DDR 透過一個時鐘信號的上升沿和下降沿處理兩個資料位元的轉換。DDR 記憶體設計的挑戰包括 晶片級別 和 電路板級別。由於複雜的時序問題和高速信號，DDR 存儲控制器的設計人員在 IC 設計中面臨著諸多問題。
DDR 記憶體設備使用多電平調變，如 PAM 或 QAM，目的是提高完全類比頻道以上的資料速率。對於 DDR6 及更高版本，PAM 或 QAM 調變通常與均衡方案結合使用。要採用多電平調變和均衡方案，需要精心設計 DDR。由於在記憶體結構中需要使用不同的線路，如數據、時鐘、位址和控制以及混合信號等方面的原因，所以設計人員需要打磨自己解決問題的技能，以確保獲得更好的佈局設計。
DDR 記憶體介面需要滿足電源完整性以及晶片裸片、封裝、記憶體元件和電路板走線的信號完整性要求。關於走線，與數十億位元傳輸相連接的 DDR 記憶體配置需要特定的走線模式。只有理順 走線、端接方案、串擾干擾、阻抗不連續 和 時序餘量 等方面的挑戰，DDR 記憶體的高速性能才會得以體現。
DDR6 RAM 設計挑戰
在大多數應用場景中，DDR6 RAM 依賴於 倒裝晶片球柵陣列封裝，以獲得更高的引腳密度以及更低的功耗。通常情況下，DDR6 記憶體介面中的控制器和接收器都鋪設在一塊 PCB 上。在 DDR6 記憶體架構中存在著晶片級和板級的設計問題。
DDR6 記憶體匯流排設計中的信號完整性問題
在 DDR6 記憶體介面設計中使用的導體和介電材料影響著高資料速率下的信號完整性。由於介電材料吸收了來自信號線的磁能，接收端的信號強度可能會減弱。通道的長度 限制了 DDR6 設計中的信號完整性。
為了提高電源完整性和信號完整性，需要使用短通道或低損耗的介電材料。集膚效應 (skin effect) 的現象加劇了數十億位元信號傳輸的信號插入損耗。在 DDR 記憶體介面設計中，封裝和電路板中彼此相鄰的信號之間的能量耦合會造成串擾干擾。
在 DDR6 記憶體架構中，從發送端到接收端的信號路徑上的阻抗不連續引起了信號反射損耗，並降低了接收信號的品質。阻抗不連續是由電鍍過孔、微型過孔、信號線、BGA 球或 PCB 引起的。
關注某些設計考慮因素，以便在 DDR6 記憶體架構中獲得更好的電源完整性和信號完整性是十分必要的。DDR6 設計要求包括潔淨的電壓供應、最佳的工作溫度、合適的走線長度匹配、良好的終端、適當的設置和保持時間，以便在高速信號傳輸過程中實現較好的信號完整性和電源完整性。
Cadence Sigrity X 信號和電源完整性 (SI/PI) 解決方案用於系統級 SI和 PI 分析，將性能提高了 10 倍，同時保持了 Sigrity 工具一貫的準確性。更提供全新的用戶體驗，支援不同分析工作流程間的無縫過渡，可幫助設計師減少 DDR6 設計迭代，加速產品上市。
如欲瞭解詳情，歡迎點擊下方圖片下載免費 Sigrity X 白皮書：
譯文授權轉載出處 (映陽科技協同校閱)
長按識別 QRcode，關注「Cadence 楷登 PCB 及封裝資源中心」
歡迎關注 Graser 社群，即時掌握最新技術應用資訊
