By Ken Willis, Cadence

啟用約束驅動設計

透過構建預佈局測試平臺，填入相關模型，生成結果逼真的模擬結果，這時候正適合啟用約束來驅動和控制串列鏈路的物理佈局。這可能會導致測試平臺需要一些改進和反覆運算，來添加更多的細節，這是可預期的。此時的方法是參數化測試平臺的關鍵元素，掃描它們以量化其對整個介面性能的影響，並限制那些參數以確保我們的設計在完成時滿足合規要求。在 PCI Express Gen 4 的情況下，核心要求是眼圖高度至少為 15mV，眼圖寬度為0.3UI（對於 16Gbps 的資料速率而言約為 19ps），目標誤碼率（BER）為 1e-12。

那麼掃描哪些類型的參數是有意義的？我們從 SerDes 器件開始，他們的電路模型中通常含有矽工藝 / 溫度 / 電壓（PVT）的快速和慢速 Corner 係數，所以這方面應該被覆蓋。如果您是 PCB 的設計人員，可能不一定會修改或控制它們，但是它們的影響應該在掃描模擬中加以考慮，因為您的 PCB 需要在那些條件下工作。另外，如果您能夠獲得 SerDes 的封裝模型，涵蓋互連寄生效應的最小 / 最大範圍，那麼也應被包括進去。連接器和 AC 耦合電容模型也是如此。

PCB 互連從發射器開始工作，一直到接收器。如今的器件具有精細的引腳間距，為了從這些器件順利出線，通常需要縮小差分對的線寬和間距。因此這些變窄的幾何結構一般會比電路板的主要部分產生更高的阻抗，因此會產生阻抗不連續性。扇出線應該走多長才不會出現問題？這也需要在鏈路的接收端考慮。

一旦輸出到電路板的主要部分，就應掃描差分對的線寬和間距，以達到 PCB 預期的阻抗容差範圍（通常+/- 10％）。而且，始終保持電路板上差分走線的間距不變可能是不切實際的。他們可能需要彼此分開，並短暫解耦以繞過障礙，甚至連接到 AC 耦合電容。這將改變差分對的特性阻抗。解耦線可以走多長？電容引腳的 escape 走線可以走多長？這對結果有嚴重影響嗎？

在哪裡放置電容？發射端附近？接收端附近？位置有影響嗎？掃描位置資訊可以量化這些影響。差分對正負引腳之間可以走多長的線？佈線長度是否需要在 layout 中匹配到 +/- 1 mil 範圍內？還是可以允許 10 或 20mils 的容差？請記住，弄清楚什麼是無關緊要的與什麼是緊要的同樣重要。

串擾可能會對串列鏈路介面產生很大的影響。如果電路板上有足夠的空間，則可以方便地將約束用於差分對周圍，以產生足夠的間距，來解決串擾問題。但是許多設計太密集以至於這種方法無法適用，這意味著其他信號到差分串列鏈路的間隔和耦合長度也需要考慮並掃描。

鏈路的總長度也是一個基本要素。 SerDes 器件的均衡設計是為了抵制有損互連，但是它們能夠做到的效果是有限的。需要確定的一個很重要的參數是：整個佈線達到多長時仍然可以生成符合規範的結果。

以下這些因素可能並不是需要考慮的約束的全部清單，但提供了一個好的開始：

	扇出佈線寬度、間距、長度
	主要佈線層分配
	額定的差分線寬度和間距
	阻抗容差
	最大非耦合長度
	最大過孔數
	差分相位容差
	AC 耦合電容到發射端或接收端的最大長度
	整個串列鏈路佈線的最大長度
	與其他信號的最小間距和最大耦合長度（平行狀態）
	過孔結構定義

將這些參數加入預佈局測試平臺中，可以掃描這些參數，並對其影響進行量化。這項工作所交付的是一套現實的、可執行的、量化的約束，可以導入到物理佈局過程，並由 layout 設計人員使用自動設計規則和電氣規則檢查( DRC / ERC )來控制關鍵串列鏈路介面的佈局和佈線。

Layout 設計人員通常要求放鬆或修改初始的佈線規則。這是很平常的，因為有時候一些細微的修改可以使設計更加整潔和高效。而在預佈局的測試平臺中，應該可以很直接地調整一些參數，重新掃描，並評估所需的改變是否會大大影響 Margin。這個「協商」過程可能會經歷幾個反覆運算迴圈，才能產生更好的成品。從 SI 的角度來看，最終目標仍然是透過佈線設計來完成最後的驗證和合規性檢查，並產生可接受的 Margin。

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延伸閱讀

	IBIS-AMI 建模
	PCB 互連的預佈局建模
	多千兆序列介面的信號完整性方法

原文出處

	SI Methodology for Multi-Gigabit Serial Link Interfaces (4 of 8)