By Brad Brim and Dennis Nagle, Product Engineering Architects, Cadence
保證 PCB 的電源完整性需要設計團隊成員的共同貢獻。以往，這樣的工作會使得後端專家在前端設計耗費非常多的時間。本文檢驗了一個團隊合作的方法，使得在設計過程中可以更高效利用資源、在關鍵設計點提供更大的影響。
介紹
俗話說：「眾人拾柴火焰高。」同樣地，多個設計團隊的成員從設計的初始概念階段到其成為成熟的產品都在協力保證 PCB 電源完整性(PI)。在前端，電子設計工程師負責原理圖。後端，版圖設計工程師處理物理實現。一個團隊能保證 PCB PI 的最快速度取決於團隊效率。
本文中，我們看一下現今流行的 PCB PI 分析方法。並且我們引入基於團隊協作的 PCB PI 方法，該方法的優勢體現在資源利用和分析結果這兩方面。
常用的電源完整性分析方法
PCB PI 分為兩方面：DC和AC。DC直流分析保證所有安裝在 PCB 上的有源器件獲得合適的 DC 電壓（常用直流壓降分析）。這有助於保證滿足平面金屬電流密度及過孔總電流的約束條件，並滿足金屬和基板材料的溫度約束。AC 交流電源分析關注已安裝器件的 AC 電流的分配，從而支援它們的轉換速率，同時滿足電源分配網路(PDN)中瞬態雜訊電壓的約束條件。PDN 雜訊容限（來自於額定電壓的變化）是 DC 直流壓降和 AC 雜訊的總和。
DC 直流分析由每個已安裝器件的金屬電阻和 PDN 電流支配。多年來，工程師們一直使用電阻網路模型來做 DC 直流分析的近似分析。如今，電腦速度更快，擁有更大的可訪問記憶體，DC 直流分析行業也將會出現物理設計驅動的更詳細的數值分析技術應用。少用近似，精度會更高，全域設計分析的自動化和後處理結果將更流行。事實上，PCB 設計的 DC 直流分析已成為很多 OEM 的「驗收」要求。圖1（左）為電流密度的典型結果。
因為金屬電導率取決於溫度，所以 DC 直流壓降是非線性分析。根據高功率設計的案例分析，考慮到溫度影響時，直流壓降結果會浮動超過 20%。然而，有一個方法可以精確描述 PCB 直流壓降，同時保證 PDN 雜訊容限不被浪費。DC 分析工具可以進行電/熱協同模擬，在環境溫度下進行線性電氣分析，提取產生的功率損耗、並應用於線性熱分析。然後，在考慮依賴本地溫度的電導率的情況下，再次進行線性電氣分析。這一過程僅合併了一些反覆運算，就可以產生預期的結果。圖 1 描述了該解決方案，這是在 Cadence® Sigrity™ PowerDC™ DC 分析工具中實現的。
圖 1：由 DC 電源分配產生的 PCB 設計的電流密度（左）和溫度分佈（右），
兩個線性解決方案反覆運算連接來進行非線性電-熱分析
AC 交流電源分析由穩壓器模組、回路電感、去耦電容 (decaps) 以及平面電容控制。由於存在平面共振、板間耦合、共用參考平面，AC 交流電源分析的影響在本質上是全域的。因此這需要全域分析以及更多的資源密集分析演算法。結合電路理論及電磁(EM) 分析是最常用的 PCB 交流電源分析方法。這類分析方法可用於頻域提取 S 參數，可使用 Cadence Sigrity PowerSI® 頻域電氣分析解決方案。這一方法也可用于時域直接生成瞬態波形，可使用 Cadence Sigrity SPEED2000™ 時域分析解決方案。通過使用合適的工具，工程師可用更低容量的記憶體，在幾十分鐘之內精確描述 PDN 行為，甚至是對於最大最複雜的 PCB，可覆蓋從直流到數千兆赫茲級。
瞬態 PI 分析可能看起來比較吸引人，因為它可直接產生雜訊波形。然而，事實上，頻域阻抗分析用的更多。對「目標阻抗」的描述體現在 PI 約束條件中。更低的阻抗對應更低的瞬態雜訊。若沒有直接的供應商描述，合理的目標阻抗可基於器件的電壓紋波和 AC 開關電流參數來評估。圖2為頻域和時功能變數結果的對比。在該比對中，使用 Cadence Sigrity OptimizePI™ 工具評估，在 DIMM 模組設計中替換一些去耦電容，大大減少了800MHz 附近的阻抗峰值。這一解決方案減少了峰值間的 PDN 雜訊，優化了12%的電源雜訊，減少了 21% 的去耦電容的器件和製造成本。
圖 2：在實現去耦電容優化前後 DIMM 的阻抗描述及瞬態 PDN 雜訊
運用基於團隊協作的方法進行電源完整性分析
以往，在前模擬中，PI 專家會進行預佈局的去耦電容選擇以及初步的壓降分析。但這對於後端設計工程師來說，會在前端設計花費大量的時間。通過運用更加協同的方法，設計團隊可以更好地利用資源和人力，並產生更有效的結果。一個團隊可以設立簡單的分析方法來產生有效的結果，這些結果可被 PI 團隊的其他成員執行。這個PCB PI 團隊在理想情況下有三個關鍵成員：原理設計工程師、物理設計工程師和 PI 分析專家，如圖 3 所示。
圖 3：PCB PI 設計團隊的分工及職責
目前市場上 Cadence Allegro® Sigrity PI 工具，可支援基於團隊協作的 PCB PI 分析。Cadence Allegro® Sigrity PI 解決方案是行業中第一個從前端到後端、基於約束條件的針對 PCB 和 IC 封裝設計的 PI 分析方法。這個工具在某種程度上與其他解決方案不同，它可以運用現有的分析演算法，並知道如何運用分析結果。除此之外，這個工具還可為非分析任務提供針對 PI 分析的基礎支援。因此，設計工程師和版圖工程師可以提前更高效進行 PCB PI 分析。在前文描述的 DC 和 AC 電源分析也可用於相關的電源完整性驗證和優化選擇中。
今天的 PDN 複雜度意味著它經常跨越原理圖的大量頁面，包含更多的電源網路。因此，很多設計團隊痛苦地生成 PDN 或其他格式的部分 PDN，比如試算表，從而利於在視覺上直觀解讀 PDN，來保證包含所有未命名的或者隨意命名的電源網路，比如那些連接濾波器的電路，都包含在任何基於物理設計的模擬中。儘管這些方法在視覺領域有優勢，但更花費時間，有資料再利用的局限，或者說難以真正幫助模擬的設置。
圖 4 展示了使用 Cadence AllegroPowerTree™ 生成的 PDN 拓撲結構。設計團隊中的任何工程師都可使用這個功能，解讀原理圖中的網表資訊。作為 Allegro Sigrity PI 整體，PowerTree 技術比 PDN 中簡單的視覺驗證任務做得更好。
圖 4：使用 PowerTree 工具生成的 PDN 拓撲結構
用 PowerTree 工具生成電源網路樹非常便捷，相對於手動視覺化的方法可大大節省時間和精力。此外，可以載入一個以前的電源樹與當前的電源樹進行比較，通過圖形化顯示的區別來跟蹤原理圖變化。更進一步，元件資料可手動輸入或者通過分析模型管理 (AMM)一次性分配自動生成，所有電源網路樹的資料可根據需求被重複利用。通過對器件參數做 PowerTree 模擬是驗證 PDN 的另一種方法，可在佈局、佈線前做早期電源評估。這個階段的模擬可在用傳統基於物理設計的 PI 分析方法發現問題之前, 通過器件選擇或模型更好地識別出潛在的問題。後續在 Sigrity PowerDC 工具或者 Sigrity OptimizePI 工具中通過使用完整的電源網路樹，可節省設計週期時間。如此應用 PowerTree 的功能可有效地自動化所有所需的 PDN 模擬設置，並允許進行自動化分析。
PCB 原理設計工程師負責的是前端任務。他們必須生成最初的材料清單 (BoM) 來進行成本可行性研究，通過生成電路原理圖來保證電氣設計工程師的意圖。對於 DC 直流分析，PCB 原理設計工程師通常獨立工作，不太考慮PI 的問題。然而，對於 AC 交流電源分析，PCB 原理設計工程師必須增加去耦電容，把他們包含在 BoM 和原理圖中。一些器件供應商提供去耦電容選擇（型號、數量）的資料表指導，但很多不提供。即使有資料表指導，PCB 原理設計工程師設置並說明每個器件的參數也是很費時間的，比如所有的特殊器件，要保證它們在原理圖位於合理的位置等等。沒有機制可以指導物理佈局，傳達給後端應用。
使用基於約束條件的設計方法，工程師可通過統一的介面來獲取設計資訊，自動化從前端到後端流程中的很多工。我們已增加 PI [電氣]約束集 (PICSets) 功能，來保存所有元件的 PI 資訊。設計工程師通過 PICSets 可以快速並完整地為所有已安裝的元件定義 PI 設計意圖。PI CSets 也可自動進行 BoM 中元件和包含內容的產生實體。
圖 5 為 Allegro Sigrity PI 中的一個 PI CSet 例子。PI CSet 包含每個電源網路的資訊，包括去耦電容元件名稱、每種元件的數量、包裝類型和物理佈局指導。
圖 5：約束管理器中的 PI 約束條件集內容
PI CSet 可由工具中的電源可行性編輯器自動創建，提供一個機制來輸入資料表進行去耦電容選擇以及物理佈局指導。圖 6 展示了工具中的電源可行性編輯器。除了佈局指導，PI CSet 可向佈局設計工程師傳達與去耦電容有關的元件和電源網路資訊，說明設計工程師進行更可靠的佈局。
圖 6：電源可行性編輯器中的單點分析結果
電源可行性編輯器還可為去耦電容的選擇和佈局提供近似及詳細的預佈局分析。如果器件供應商不提供目標阻抗參數的話，我們可自己生成並用來描述目標阻抗。為選擇去耦電容，可使用一個叫做「單點」的近似 PI 分析。如需更詳細的預佈局資訊，該工具可訪問 Sigrity OptimizePI 工具中的資料。工程師可在電源可行性分析中一鍵生成 PI CSets。
圖 7：分屏顯示佈局（左）和電壓降分析結果（右）
與硬體工程師不同，版圖工程師關注的是 DC 電源問題。版圖工程師控制平面層分割和過孔等，這些轉而控制DC 壓降和電流的 PI 行為。版圖工程師可直觀理解並為這些 DC 電源效果執行分析結果。Allegro Sigrity PI 可在佈局環境中提供 DC 電壓降和電流約束分析的設置及結果展示。雖然不能達到分析結果的動態更新與物理設計更新同步即時完成，但我們的 DC 分析還是相當快速的。
該工具為物理設計工程師提供了幾種使用模式。這些使用模式提供了高集成度，解除了各個團隊工程師之間的「隔離牆」。比如，其中一個設計被傳遞給 PI 專家進行分析，反過來，一些設計變化的資料被傳遞回來。這一過時的過程經常需要等待時間，才可在另一個分析編輯週期完成之前完成任務。使用 Allegro Sigrity PI，物理設計工程師被授權以 PowerTree 拓撲結構的形式利用設置資料，或者直接指向 PI 專家使用的同一設置空間。在資料可用之前，約束條件可從完整的 IPC 標準計算和用戶提供的可接受的溫升中自動設置。物理設計工程師也可選擇從PI分析中導入 DRC 標記，或從 PI 分析報告中交叉探測設計錯誤。不管選擇的使用模式是為了設置或回饋，物理設計工程師都可獨立地多次進行編輯、再分析，而不會影響 PI 專家。
最後一種使用模式是採用分屏視圖，如圖 7 所示，該選項可用來支援分析結果視圖，依據設計檢視變化而變化，因為物理設計工程師會動態更新處理電壓降或電流約束問題。這兩個視圖可同步運行，顯示板層變化、縮放、平移等。物理設計工程師可在 PI 分析專家介入之前，製作初步的佈局，使用分屏視圖來看 DC 分析結果。作為一個更有效溝通設計 PI 問題的方法，分屏視圖可獨立為 PI 分析專家提供詳細分析結果。事實上，為了更快驗證改進的 PI 性能，物理設計工程師也可以進行與 PI 工程師相同的詳盡的 PI 分析。
物理設計工程師在去耦電容佈局方面強烈影響著 AC 交流電源設計的成功。去耦電容的位置離器件近通常來說對PI 有利，但去耦電容的安裝及過孔限制了佈線通道。去耦電容離器件太遠的話，就無法為器件提供需要的開關電流，對 PI 影響也不好。當前的設計方法不會專門指導去耦電容的佈局，類似於簡單地將去耦電容與 IC 器件關聯在一起。通過傳達設計意圖，之前描述的 PI CSets 使物理設計工程師能夠更有效地放置去耦電容。相關的器件、電源網路和佈局指導都在 PI CSets 中進行了說明。
去耦電容放置模式可用來支援版圖設計工程師進行去耦電容的佈局，如圖 8 所示。只需簡單地選中一個已安裝的器件和一條電源網路，然後迴圈通過一個指向-點擊佈局過程。選中的器件會被高亮，有三個可選的視覺化佈局指導：對於頂層的器件到去耦電容距離、對於底層的器件到去耦電容距離和去耦電容的有效半徑。前兩個在 PI CSet 中定義，概念上比較熟悉。去耦電容的有效半徑是去耦電容生效的最大範圍。這是由層疊和去耦電容安裝寄生參數、以及去耦電容值和內在寄生參數決定，並根據相關電源和地層上金屬平面的局部可用性隨游標移動動態計算的。
圖 8：對於器件 U0501，去耦電容的佈局視圖，
包括頂層（黃色）和底層（藍色）避讓距離及去耦電容的有效半徑（白色圓圈）
去耦電容的佈局完成後，仍有些交流分析佈局後驗證需要執行。現在供應商多數提供的是特定器件的目標阻抗描述。這些同樣的阻抗描述可由 AMM 模型設置，在 PowerTree 中被指定並應用。物理設計工程師然後就可在Sigrity OptimizePI 工具中運行簡單的分析，來驗證這些阻抗描述，利用在 PowerTree 工具中被指定的設置，對任意去耦電容佈局進行調整。如果 PI 分析專家已運行全面優化，Sigrity OptimizePI 工具可在設計工具中反標注任何選中的優化方案到物理設計中以反映去耦電容的變化。這一自動化過程保證了所有的改變可在物理設計中執行，並傳送回硬體工程師，來進行原理圖、BoM、PI CSets 的自動更新。
總結
現在的 PCB PI 分析工具依然服務於設計領域，將它們與前、後端關聯起來並結合約束條件後，這種設計方法變得更為有效了。利用這一方法，每個設計團隊成員可以更有效地完成各自的任務，與同事交流設計意圖資訊，來為整個 PCB 設計流程提高效率。這一方法在最有影響的環節提供了可執行的分析結果。它也可以為 PI 專家提供基於設計早期初階段的器件模擬設置，當設計有變化時，為前、後端設計同事提供了有效的溝通方法。
文章出處
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