以下轉載文章授權來源於國際電子商情 ，作者王瓊芳
「三明治」兩端的產業勢力開始往中間的封測市場滲透，已是公認的大勢所趨。SiP 技術為後摩爾時代提供了一個完美的紅利！不僅台積電這樣的晶圓代工大廠清楚這一點，封測、EMS 和大多數半導體晶片客戶都體會到了 SiP 乃重中之重。
「摩爾定律」正逐步走向極限，SiP (系統級封裝，System in Package) 技術正推動摩爾定律繼續向前邁進。據 ASE 和西部證券研發中心預測，到 2020 年 SiP 的市場空間將達到 166.9 億美元，營收增速提升到 50% 左右! 儘管受疫情影響，5G 手機仍將是這 50% 增速的重要貢獻者。
圖片來源：Cadence
新冠疫情影響甚小
2020 年春節期間爆發的武漢新冠疫情，打亂了電子產業鏈穩步發展的節奏。復工時間延遲、醫療防護物資緊缺、物流運輸等問題，給上游晶圓及封測產能帶來不小的衝擊。
江蘇長電科技股份有限公司 (簡稱「長電」) 技術市場部總監劉明亮表示，從去年中到今年 3 月初，長電的訂單一直飽滿，春節期間也未停工，江陰廠更是滿負荷生產。在疫情出現之後，長電採取了緊急防疫措施。公司過半數員工來自於江蘇及周邊地區。從 2 月 10 日起，長電在大陸的廠區已全面復工! 截至 3 月初，公司產能已超過 90%，同比疫情前已無太大差別。
江蘇長電科技股份有限公司技術市場部總監劉明亮
疫情對長電復工的影響甚小，這也是長電能在疫情期間應對緊急訂單的一大優勢。據《國際電子商情》瞭解，大陸其它封測廠商如天水華天、通富微電等，因 60% 的員工皆外地人，其員工到崗率較低，對其產能的影響較大，不過自 2 月中旬起也已逐漸復工。
「在特殊時期，供應鏈的復工情況對原材料供應有所影響。我們的目標是，在保障員工安全的前提下最大限度的保證產品的良率、生產效率及產能供應。節前，長電已經備有材料庫存，疫情發生後，長電積極與供應商溝通，採購到了一些他們的存貨，因此受原材料影響不大。比如 01005 和 008004 型號的被動元件，都是在系統級晶片封裝過程中必不可少的元器件，長電現持的這方面原材料，可以滿足客戶的量產使用需求。」 劉明亮說。
疫情帶來壓力的同時也帶給企業動力。上海芯波電子科技有限公司 (芯和半導體子公司)研發總監胡孝偉坦言，新冠疫情對公司的復工造成了一定程度的影響，但截至 3 月 6 日，公司復工率已達 95% 左右。他預計 2020 年 5G 手機相關的產品研發和生產均將承受不小的壓力，但對芯波而言卻是個很好的調整產業結構、優化內外流程的時機。
5G 用量是 4G 的兩倍
5G 手機相比 4G 手機需要更多的 SiP 晶片。據《國際電子商情》瞭解，4G 標準手機 (不帶 LTE ) 射頻前端用芯量約 15-20 顆; LTE 手機 (增加了 2.7GHz 頻段) 用芯量約 25-30 顆; 5G 手機也分兩個頻段：(1) Sub-6GHz 頻段用芯量是 40 顆左右; (2)毫米波頻段(相容 Sub-6GHz)，平均射頻前端用芯量高達 55-60 顆。
由上推算，Sub-6GHz 頻段的 5G 用芯量相比 4G 增長了 60% 左右，若將毫米波頻段和 Sub-6GHz 頻段都囊括在內，則是兩倍的用芯量，這其中 80% 的晶片都會採用 SiP 封裝。
「長電已準備好迎接 5G 的市場需求，」據劉明亮介紹，目前長電大部分先進 SiP 封裝的技術成果及成熟產能集中在韓國仁川廠和國內江陰廠，其他廠區的 SiP 封裝技術與產能也在大跨步成長中。
芯波科技 SiP 產品主要集中在射頻前端、Wi-Fi 和藍牙產品。胡孝偉說：「5G 不僅需要支援新的頻段，還要相容 2G、3G、4G頻段，這使得射頻前端中功率放大器(PA)、開關(Switch)、低雜訊放大器(LNA)、濾波器 (SAW/BAW) 等數量大幅度增加，進而致使其不得不透過 SiP 封裝來解決因頻段增加帶來的射頻前端 PCB 面積增大的問題。由於不同功能的射頻器件採用不同的工藝制程，相比 SoC，SiP 幾乎是實現射頻前端高度整合的唯一方式。」
當傳統的摩爾定律迫近極限，需要廠商在更短的開發時程中，用更經濟的方法來節約成本，做出更佳的產品，比如電源管理擁有更好的電源效率並增加處理效能，將是工程師們的終極挑戰。
Cadence 產品市場總監 Julian Sun
Cadence 產品市場總監 Julian Sun 表示，Cadence 現在正在協助業界諸多公司克服摩爾定律，走進後摩爾時代「More than Moore」，利用異質整合的能力 (Heterogeneous integration) 將不同的元素整合到 SiP 以開發新的電子產品。SiP 可以説明客戶進行新的模組化設計，並解決從板級到封裝到 IC 的跨域設計問題，比如採用 Chiplet 的設計理念。
來自 5G 多頻高頻的挑戰
針對 5G 智慧手機，目前 SiP 封裝技術遇到不小的挑戰，比如整合毫米波技術、相容整合 2G / 3G / 4G 多個射頻前端等，該如何應對?
日月光表示，對於毫米波相容整合 2G / 3G / 4G 射頻前端，新的前端模組增加如 sub-6GHz 與毫米波天線模組，因此更緊密的整合與厚度的薄化是趨勢與技術挑戰。在應對策略上，新的 Conformal shielding / Compartment shielding 解決方案、Fan-out SiP、double-side molding 與毫米波 AiP / AiM 量產測試解決方案等都是很好的選擇。
劉明亮表示，從長電的角度來看，5G SiP 封裝主要面臨三大技術挑戰：一是整合毫米波技術。因毫米波是超高頻段，天線數量有所增加且尺寸要求較小，加上 5G 收發模式跟 4G 不同，在大多數應用場景下天線需要被融入到封裝中去，即採用封裝級天線 (Antenna-in-Package，AiP) 技術。AiP 天線的匹配、微調是很大的挑戰。
二是材料。過去封測廠做 3G 或 4G 射頻產品的 SiP 封裝，不需要考慮太多材料方面的設計問題，只要整體產品的應力、可靠性等達標就行。而到了 5G Sub-6GHz 頻段，就要求所有的材料如基板、塑封原材料、晶片與基板的連接 / 耦合材料等，都必須具備低損耗特性，如 Dk 介電常數必須小於 3.2，Df 損耗因數必須小於 0.05 等，而且這還只是在 5G Sub-6GHz 頻段 (尚未達到毫米波頻段) 的硬性標準。未來毫米波 SiP 達標任務之艱巨，可窺一斑!
三是 5G 比起 4G 需要處理的頻段複雜程度和即時可程式設計性高很多，而且客戶對於手機的空間設計要求也越來越高。將因5G所新增六成左右的晶片擠進不可擴容的手機空間這一要求，要求封裝廠商能夠提出更多、更好的技術創新，比如在基板的兩面放置晶片或被動元件 (原來只放一面) 以達到縮減封裝面積的目的。但這樣做又不可避免地增加了封裝的整體厚度，所以封裝工程師們還必須採用其它的方法把整體厚度變薄，可謂使盡了渾身解數! 這種雙面超薄設計難度較大，長電針對此 SiP 創新專案做了大量技術開發和反復驗證的工作，目前已達到世界領先水準。
事實上，上述挑戰對於日月光、長電、安靠以及天水華天、通富微電等都是共同的難題。相對而言，在 5GSub-6GHz 頻段，日月光、長電和安靠 SiP 晶片良率較高，AiP 的厚度做到了較薄，而通富微電和天水華天仍需進一步努力突破技術難點。
上海芯波電子科技有限公司研發總監胡孝偉
在芯波科技胡孝偉看來，5G 通信對 SiP 封裝的挑戰有三個方面：首先，設計端如何處理多頻段射頻前端的電磁相容，以及如何處理多器件小尺寸高熱密度散熱問題;其次，製造端如何使用低成本常規工藝完成超常規的技術要求;最後，如何用同一種封裝工藝封裝不同工藝的器件。
他給出了一些解決方案：「這需要在信號完整性、電源完整性、射頻指標模擬(例如插損、回損和諧振)、熱、應力等方面進行充分的模擬分析。在設計端，充分利用自身的 SiP 和 IPD 設計能力，結合 EDA 工具提升設計品質和準確度，在製造端充分使用組合現有工藝，探索新工藝、減少反覆運算。」
Cadence Julian Sun 則建議客戶應考慮轉換原來 SoC 的理念到 SiP 的作法。透過採用 Chiplet 方法，利用 Cadence APD+ 來設計 SiP 説明客戶縮短開發週期、節省成本，並降低整個晶片開發的風險，以實現與市場競爭的差異化。
「客戶可以從各個 IP 供應商(就算是不同的工藝節點) 處獲取適當的 Chiplet 並加以組合。這是一個多方面協作的問題。它將要求 3D / 2.5D IC 設計流程，具有矽中介層 Silicon Interposer 或嵌入式橋 Embedded Bridge 和可佈線基板 RDL 以及 FOWLP(Fan out Wafer Level Package) 的封裝設計。它需要考慮 PI/SI (電源完整性/信號完整性)，3D EM 和熱感知電氣設計 (Thermal awareness electrical design)。」Julian Sun 說。
整合 eMMC，是否會成為世紀難題？
一般情況下，SoC 只整合 AP 類的邏輯系統，而 SiP 則是整合 AP+mobileDDR。某種程度上說 SiP=SoC+DDR。隨著將來晶片整合度要求越來越高，eMMC 也很有可能會整合至 SiP 中。
Julian Sun 表示，SoC 的缺點是開發時間長，其自身的複雜性致使成本推高，並且每一次功能的修改，都需要再次流片。而對於 Chiplet 的概念，SiP 不再只是用來設計 HBM，而且因為 TSV (Through Silicon Via) 和 WLP (Wafer Level Package) 的加入能夠在設計中添加更多組件。異質整合的能力可以説明客戶以新的封裝樣式，快速開發產品並投入上市。
「SiP 設計面臨的挑戰是系統的連接複雜性，LV S(Layout vs. Schematic 版圖與電路圖互連檢查)、跨域協作(用於數位digital、類比 Analog、混合信號 Mixed Signal、機械和熱感知設計 Thermal awareness electrical design 的多種技術以及工程變更管理)，如何説明客戶有效縮短設計週期、提高設計品質與降低成本始終是 Cadence 的首要任務。」Julian Sun 說。
據《國際電子商情》瞭解，5G 所需的 SiP 涉及高頻射頻技術，天線調節和信號屏蔽都是難題，尤其是到了一定頻段，各晶片、被動元件、基板乃至注塑材料之間都會產生不同程度的信號互擾，因此如何做到一邊做 EMI 屏蔽一邊又把 eMMC 和 AP、5G射頻無縫連接是一門關鍵技術。並且，目前大部分存儲晶片都採用 3D 堆疊技術，進一步增加了 EMI 屏蔽技術實現的難度。
此外，目前 eMMC 已經堆疊到 64 層了，64 層晶片中間有很多超精細型銀線、金線穿來穿去，和各種 14 奈米、16 奈米甚至28 奈米的 SoC 無縫連接，難免會有很多 I/O 方面的問題。另外，這些金屬線之間也互有干擾。需要考慮的各種設計因素實在很多!
日月光也表示，挑戰主要來自封裝厚度進一步的薄化，在技術突破上，有機基板 PoP 封裝 (HBPoP) 與扇出型 PoP 封裝(FOPoP) 都是可行的解決方案。
「在 5G 時代的 SiP 設計，多種混合電源、極高密度的高速高頻走線設計的成為常規要求，其最大挑戰是電源完整性和信號完整性的設計，」芯波科技胡孝偉說，芯波在 SiP 設計領域中擁有豐富的經驗，充分準確的模擬代替測試與試驗是解決技術難題的必經之路。
「三明治」格局掣肘，如何突破?
目前，晶圓代工廠商台積電(TSMC) 研發出 CoWoS (Chip-on-Wafer-on-Substrate) 和 InFO (Integrated Fan Out) 2.5D 晶圓級封裝技術，同時終端 EMS 廠商也開始向上游封測「開展業務」，這對傳統封測廠商是否帶來一定的競爭壓力?
劉明亮將目前封測產業的大趨勢形像化地比喻成一個「三明治」。首先，這個三明治的一邊，台積電 (TSMC) 等晶圓代工大廠，基於後摩爾時代的壓力以及重點客戶的要求，開始將他們自主研發的晶圓級封裝工藝導入量產。其次，三明治的另一邊，傳統的 EMS 巨頭如偉創力 (Flextronics) 等，出於拓展市場以及提高企業競爭力的考慮，試圖從基板材料和技術入手，由組裝技術的下端進入 SiP 封裝業務生態系統。而封測企業，如日月光、長電、安靠、天水華天、通富微電等，則處於這個三明治的中央，不但要繼續與自己的老對手們競爭，而且還必須應對來自三明治兩邊的勢力夾擊。由此可見，未來幾年封測廠商將承壓不小。在此大趨勢當中，如何運籌博弈，化危機為契機，是出給每個封測廠商的必答題。
劉明亮坦言，TSMC 量產化 inFO、COWOS 封裝工藝，對封測廠商確有壓力，尤其是具備晶圓級 SiP 能力的封測廠商。畢竟 TSMC 它是晶圓代工業公認的 NO.1，有深厚的晶圓級技術積累。從市場角度來講，它們做 inFO 主要是為了順應其重點客戶的要求，專攻的是晶圓級 3D 堆疊封裝技術。
據《國際電子商情》瞭解，該重點客戶已經多次要求 TSMC 將晶片間的最小距離縮減到 80 微米。目前日月光、安靠、長電等已量產的晶片中能實現的最小距離，普遍為 150 微米，離 TSMC 仍有近 2 倍的差距。目前長電的研發部門也可做到 80 微米 - 100 微米的技術實現，但離可量產化的良率水準還有一定距離。
3D 堆疊封裝的難度在於，對設備的精密度要求很高，TSMC 有現成的晶圓級設備，透過適當改裝和 DOE 就可適用於 3D 堆疊封裝，同時憑藉自身多年的晶圓級晶片代工經驗，因此相比封測廠商做 3D 晶片封裝，成功係數較高。
「長電採取的是雙管齊下的策略，一方面按照 TSMC 的晶圓級技術方向走，目前比起 TSMC 的 inFO，長電在精度上差了 15% 左右，將會繼續迎頭趕上; 另一方面長電在商業模式上，跟 TSMC、SMIC 這些晶圓代工大廠長期保持緊密合作，互相扶持，取長補短，共同服務好國內外等重點 SiP 客戶。」劉明亮說。
據《國際電子商情》瞭解，「三明治」兩端的產業勢力開始往中間的封測市場滲透，已是公認的大勢所趨。從 Foundry 的角度來看，進入後摩爾時代以來，晶片制程微縮的優勢已日趨進入極限，尤其到了 5 奈米之後，幾乎不能再光靠縮小電晶體的尺寸來完成技術和成本上的反覆運算了。SiP 技術恰恰為後摩爾時代提供了一個完美的紅利！其實，不光是台積電這樣的晶圓代工大廠很清楚這一點，封測、EMS 和大多數半導體晶片客戶都體會到了 SiP 乃重中之重。
從 EMS 的角度來看，隨著低端代工製造業的利潤日漸微薄，往上游走不失為一條提升利潤空間的出路。不少 EMS 大廠已經開始積極運作，其中包括在軟板材料技術與 HDI 基板設計方面有著雄厚實力的偉創力，按照當前的 BOM 表計價標準，基板在半導體封裝中的成本占比 30% 以上，相當高。偉創力藉其基板方面的技術優勢殺進封測領域，算是妙計。不過，與 TSMC 等晶圓大廠往下游走時水到渠成般的「輕鬆」相比，偉創力等傳統 EMS 企業往上游走的過程中，必須經歷更難的技術積累以及付出更多的資本投入，可真的不「輕鬆」! 在資本投入這方面，據悉偉創力正在物色封測行業中的收購目標。
總之，作為當前超越摩爾定律的幾乎唯一路徑，SiP 勢不可擋被封測廠商投入重金研發。從市場前景來看，2020 年，5G 手機、AR / VR、可穿戴、TWS 耳機等將帶給 SiP 巨大的市場成長動力; 從技術層面來看，對 5G 多頻高頻的技術整合是各大封測廠努力突破的方向; 從產業格局來看，隨著台積電和偉創力等上下游企業加入戰局，封測廠商在雙面夾擊之下需要做的是練好內功，找准自身核心競爭優勢，保持在封測賽道上持續領先。
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