By Cadence
如今 IC 封裝的設計週期越來越短，我們必須儘早發現並糾正佈線問題，模擬愈發成為設計週期中不可或缺的一部分。Layout 工程師希望採用一種快速而準確的方法，透過觀察附近信號引起的阻抗值變化和高耦合度來發現 layout 錯誤。但遺憾的是，Layout 工程師通常沒有機會使用昂貴而複雜的信號完整性工具。此外，在專案期限已經很緊張的情況下，他們幾乎沒有時間學習一種複雜的新工具。好消息是，Allegro® Package Designer Plus 工具內引入了一個高速分析和檢查環境。Allegro Package Designer Plus SiP Layout Option 中新整合的設計同步阻抗和耦合工作流程由 Sigrity™ 求解器提供支援，能夠以快速簡單的方式分析 Layout 後的封裝，使工程師無需再在複雜的工具上花費時間和精力。
在新發佈的 Allegro SPB 17.4 版本中，Allegro Package Designer Plus with SiP Layout 增加了一個新功能表，即 Workflow Manager。本文將帶領大家瞭解一下運行阻抗和耦合工作流程的步驟。
步驟一：為封裝設計設置模擬環境
在開始模擬之前，請確保滿足以下幾點要求：
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設計必須具備一個地平面 |
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環境變數 sigrity_eda_dir 指向最新的 Sigrity 設置，可以透過 Setup ─ User Preferences ─ Paths ─ Signoise 來訪問該變數 |
步驟二：阻抗分析工作流程
運行阻抗分析工作流程可以識別並解決設計中真正的阻抗問題。在功能表中選擇 Analyze——Workflow Manager，打開 Analysis Workflows 介面：
使用 Select Nets 選項來選擇設計中的關鍵網路。這些 Nets 顯示在使用者介面的 Selected (X)Nets 部分。如果啟用 Apply Selection to All Workflows 核取方塊，所選擇的 Nets 也將應用於耦合工作流程。
點擊 Start Analysis，開始模擬。如果看到下面的失敗資訊，則表示沒有正確設置 sigrity_eda_dir 變數。請打開 User Preferences Editor，確認設置該變數並再次運行模擬。設置和運行模擬非常容易，可以很快完成。
如果沒有看到以上消息，則說明運行成功，結果已載入到工作流程之中。阻抗分析在模擬時忽略了設計中存在的引線鍵合。現在，選擇 Impedance Vision，在設計介面上疊加阻抗結果的色彩編碼視圖。色彩編碼範圍從紅色到藍色，再加上匯總表，可以很容易地找到哪些地方信號阻抗很高，需要快速進行設計修復。高阻抗可能是由各種原因造成的，如接地平面存在間隙、層發生變化或走線寬度發生變化；但是，有一點是肯定的——高阻抗需要快速進行設計修復。為了使阻抗降到最低，可以點擊表格中的資料點，找到該走線。然後修復問題，並重新運行模擬進行驗證。
保存分析結果，並在之後需要時重新載入。也可以使用 Save Workflow 選項，保存完整的工作流程選擇和設置，然後使用 Load workflow 選項導入工作流程，以便重新使用保存的工作流程。
步驟三：耦合分析工作流程
在最後設計確認時，運行「耦合分析」也可以發現潛在的耦合問題。為此，請在 Analysis Workflows 使用者介面的下拉式功能表中選擇 Coupling Workflow。
按照阻抗分析流程中提到的方法運行模擬。模擬完成後，選擇 Coupling Vision，在設計介面上分析結果。有耦合問題的走線會在畫面上突出顯示，並在表中列出受影響者 (victim) 和影響源 (aggressor) Nets。調整走線之間的間距，以消除或減少耦合問題。然後再次運行分析，檢查糾正措施是否有效。
總結
封裝設計中的設計同步分析可以幫助 Layout 工程師快速找到並解決關鍵的信號完整性問題，同時無需佔用額外時間或資源來學習如何使用複雜的信號完整性工具。
譯文授權轉載出處 (映陽科技協同校閱)
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