By Vincent Wu, Graser

【 電路可靠度設計 】系列專題 主要探討電路設計上常見的可靠度問題和如何在設計創建初期應用一些自動驗證分析工具，幫助設計開發團隊降低在可靠度需求上所花費的時間與人力，確保最終產品能供提供符合市場所需性能和產品壽命。 該系列共兩篇，第一篇聚焦於電路邏輯檢測，第二篇內容則著重在電應力分析。

首篇內容將詳解如何設定和運用電路邏輯檢測 (Audit Schematic) 功能自動識別一般難檢測到的電路設計錯誤，並針對 52 電路檢查規則提供圖解範例，以期用最直觀的方式帶給使用者印象深刻的操作體驗。

電路可靠度面面觀

當電子設計日益複雜，對產品可靠度的要求也越來越高，而產品可靠度的好與壞絕對是消費者考慮是否購買該產品的先決考量。除了消費型商品，工業 / 汽車 / 航空 / 軍事 --- 這些領域相關產品對可靠度 (Reliability) 的要求更高，規範更嚴謹。 為了達到這樣的要求，投入的時間與人力資源相對的是數倍乃至數十倍之多。

然而產品設計的整體可靠性取決於多個因素，例如 元件公差、溫度、靈敏度 等等。那在什麼情況下，我們會定義一個產品設計的可靠度不足。舉幾個簡單的例子來說：

當然還有其他許多可靠度不足的情況，但就以上述這幾個簡單的例子為情境，在線路複雜且零件數量龐大的設計上要找出這些錯誤也並不容易，特別是在人工手動完成的情況下，不僅需耗費大量的工時且正確性往往也不如預期。 若您正在進行包含數千、數萬個零組件的大型設計專案時，逐頁手動識別和解決設計問題更會是一場可怕的噩夢。 而 電路圖繪製 是整個電子系統設計架構的地基，既便是一個簡單錯誤都會因修改讓整個設計週期延長，費時耗力，更遑論若在生產階段才發現而須返工修正設計，造成整個專案延遲。

Cadence Allegro System Capture 17.4 的 電路邏輯檢測 (Audit Schematic) 功能，運用進階的電路邏輯檢查規則，幫助使用者找出當前 DRC (Design Rule Check) 設計規則檢查工具無法查出的電路設計錯誤，例如: 電解電容極性連接錯誤、將耐壓 6.3V 的陶瓷電容接到 12V 的 Power Rail 上…等錯誤，這也是 Audit Schematic 功能的獨到之處。 Allegro System Capture 17.4 在 2021 年 1 月發佈了 QIR2 版本，此版本新增了 20 條電路檢查規則在 Audit Schematic 功能當中，加上 QIR1 版本的 32 條電路檢查規則，你可以輕鬆配置規則、參數或電源和接地部分的設置，無需任何 SPICE 或專有模型即可輕鬆進行設計審核。不論你處於設計週期的哪個階段，都可以簡單地為任何規則調整報告級別並保存更改，且只需單擊一下就可以開始電路檢測。 讓 Audit Schematic 自動化檢查電路設計的守備範圍更全面，協助你毫不費力地找出潛藏的設計風險。

Audit Schematic 獨賣特點搶先看

實例 DEMO -常見電路檢測問題

差動對訊號缺失、電容 / 電感短路、SCL / SDA 未連接等問題，你是否常遇到但卻很難立即發現修正呢?
下方影片先帶你快速瞭解如何用 Allegro 的 電路邏輯檢測 (Audit Schematic) 功能，快篩修正這些常見但又難以立即發現的電路問題！

1. 差動對 (Differential Pair) 相關問題檢測看點

可檢測項目：

	差動對缺少 TX 或 RX 訊號
	差動對 Net 只有單端連接至零件 Pin 腳
	差動對的 Net 未連接到其它 Net 或零件 Pin 腳
	差動對的 Net 其極性與連接到的零件 Pin 腳不匹配
	差動對的零件 Pin 腳其極性與連接到的零件 Pin 腳不匹配
	二顆或多顆 IC 的 TX pin 連接到相同名稱的差動對 Net
	兩個訊號 Net 被定義為 Differential pair，但這兩個訊號 Net 不在同一顆 IC 上

範例影音 -〈 差動對缺少 TX 或 RX 訊號 〉檢測：

※ 【 電路可靠度設計 】下一期預告：零件電應力分析全攻略

延伸閱讀

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	據說每個「靠譜」的設計師都會做到這一點
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