移動資料的迅速攀升、蓬勃發展的人工智慧及機器學習 (AI / ML) 應用，以及 5G 通訊對頻寬前所未有的需求，導致對現有雲資料中心的伺服器、存儲和網路架構形成了巨大壓力。這些頗具挑戰性的應用需要高 I / O 頻寬和低延遲通訊的支援。112G SerDes 技術具有卓越的長距性能、優秀的設計裕度、優化的功耗和面積，是下一代雲網路、AI / ML 和 5G 無線應用的理想選擇。由於更小的 UI 和更低的 SNR，在採用 112G 資料速率的過程中會遇到更大的挑戰。解決這一問題需要綜合考慮 RX / TX 規範、串擾、抖動、碼間干擾 (ISI) 和雜訊等多種因素，IEEE 標準也推出了通道運行裕度 (COM) 和有效回波損耗 (ERL) 作為測量標準，用於檢查高速串列系統的交互操作裕度。
體現到訊號完整性工程師的實際工作中，一項重要內容就是要分析和優化無源鏈路中的阻抗連續性和不同訊號之間的串擾。封裝基板上的 Core 層過孔 (Via) 和 BGA 焊盤 (Pad) 區域，是封裝上影響最大的阻抗不連續段，同時，這個區域因為有比較長的過孔縱向耦合，也是最容易導致串擾的地方，是我們需要重點優化的。本文我們將聚焦封裝 Core 層過孔的阻抗連續性優化。
封裝過孔區域的阻抗特性分析
下圖是一個典型的封裝 Core 過孔和 BGA 焊盤區域的差分回波損耗結果。在奈奎斯特頻率以下的差模-差模回損都已基本控制到 -20dB 以下。
我們再看下其對應的 TDR 結果。可以看到實際阻抗並不是很靠近目標值 90 歐姆的一條直線，而是存在多個阻抗不連續點。
我們可以結合 Layout 結構來理解其中的各段阻抗變化。首先看下阻抗最低的 D 點，這個地方對應的是 BGA 焊盤區域。一般要控制差分阻抗 90 歐，差分走線的線寬在 25-30um 左右，而 BGA 焊盤的直徑會有 500-600um，所以這裡最容易出現阻抗偏低的情況，需要把相鄰的幾層平面挖空。
另外一個阻抗較低的 B 點是 Core 層過孔的焊盤位置。這個焊盤的直徑一般是 250-350um，也是比走線線寬高了一個數量級，所以這裡也要對相鄰幾層的平面做挖空處理。
C 點區域是 Core 過孔的筒身部分。這部分會根據不同的筒身高度 (Core層厚度) 、相鄰層挖空大小 / 層數、周圍回流地孔的距離 / 數量等體現出容性或者感性。
最開始的阻抗較大的 A 點是走線在回流平面挖空區域部分。這個地方因為相鄰層都挖空掉，按照差分線寬量級的寬度佈線，就會出現實際阻抗比目標值高的情況。
封裝過孔分析案例自動化建模
如上所述，封裝 Core 層過孔和 BGA 焊盤區域的多個佈線參數都會影響這段鏈路的阻抗連續性，而且鏈路上不同組件對這些參數的調整方向需求有的還相互衝突，需要綜合權衡。這麼多參數需要調整，不可能把所有的組合都先在封裝工具中設計出來再逐一用模擬工具提取模型進行分析。比較常見的做法是由資深的 SI 工程師根據經驗判斷最關鍵的參數和大致的取值範圍，請封裝設計工程師做幾種不同的場景，然後在這基礎上把各層挖空大小做成變數進行掃描，或者根據模擬結果手動反覆運算調整參數。但是，這種做法存在很多限制：首先是嚴重依賴資深工程師的經驗；其次是受項目交付週期限制，實際能覆蓋到的參數組合和調整範圍空間都比較有限；最後，如果出線層、疊層、材料、管腳排布、訊號速率等發生變化，這些參數調整的結論不能直接複用，重新建模分析又非常消耗時間。
筆者的做法是利用模擬工具強大的參數運算式功能，編寫 Python 腳本，讀入 PadStack、疊層材料、Pin Map 等資訊，自動創建封裝過孔優化工程，把上述各種參數，包括過孔間距、挖空區域大小、挖空層數、回流過孔方式、回流過孔距離、挖空區域走線線寬等，都在模型中做成可掃描的參數。這樣，調整參數時只要在模擬工具中修改數值，整個模擬結構也會跟著改動，不需要返回封裝設計工具進行調整，更加方便快捷。而且，不管疊層、材料、管腳排布等如何變化，只要簡單修改輸入設定檔，十分鐘就能完成新的模擬工程建模。
設計參數自動化 / 智慧化調整
完成模擬工程建模後，下一步就是要調整設計樣式的選擇和各設計參數的取值，以優化阻抗連續性和串擾大小。這裡會遇到一個問題，就是由於參數數量多，每個參數還有各自的取值範圍，即便 SI 工程師根據經驗固定某些參數的數值或者綁定不同參數同步變化進行簡化，各參數排列組合後的取值空間很可能依然是巨大的。以 5 個獨立變數，每個變數 10 個掃描數值來計算，排列組合的取值空間就達到 10^5 = 100,000 個，這個數量級根本不可能在實際項目交付過程中去遍歷。即使是每個變數只有 5 個掃描數值，排列組合的取值空間也達到 5^5 = 3125 個，很難遍歷完成。因此，一般的做法還是需要 SI 工程師手動進行「調整參數」->「模擬」->「分析結果」->「調整參數」->「模擬」的反覆運算，受到項目交付週期和有效模擬 / 分析時間的限制，實際能完成的反覆運算次數非常有限，通常都不見得能找到最優解。
隨著模擬工具的發展，現在調參這個難題可以交給 AI 引擎來自動實現。這裡我們利用 Cadence 最新推出的 Optimality Intelligent System Explorer 智慧優化引擎來完成封裝過孔優化。在 Cadence Clarity 3D Solver 模擬工具中打開透過腳本創建出來的模擬工程，透過功能表列命令打開 Optimality Explorer 優化引擎，接下來只需要設置好需要調整哪些參數、每個參數的取值範圍，然後定義好我們要優化的目標、設置並行跑的任務數量和模擬伺服器資源，剩下的就是等 Optimality Explorer 根據機器學習演算法自動完成「調整參數」->「模擬」->「分析結果」->「調整參數」->「模擬」的反覆運算，最終得到我們想要的優化結果了。
值得一提的是，Optimality Explorer 除了官方給出的一些常用的插損、回損、串擾、TDR 等優化目標，還支援 Python 介面，可以用 Python 自訂任意的目標函數，比如本例我們用了自訂的 TDR 指標作為優化目標，綜合考慮了 TDR 結果中的阻抗偏差最大值、阻抗偏差峰峰值、偏差阻抗長度等指標。
Optimality Explorer 的收斂曲線如下。經過幾十次反覆運算後，得到的模擬結果 TDR 指標就已經優於工程師手動反覆運算的結果。因為是工具自動調參，不需要工程師干預，我們可以按原定設置最大反覆運算次數繼續進行優化，進一步得到更優化的結果。
如欲了解更多 Optimality Explorer 與 Clarity 3D Solver 產品詳情和案例應用，歡迎索取由 Cadence 台灣官方代理商-映陽科技所撰寫的【技術指南 ｜ 如何在 Clarity 使用 Optimality Explorer AI 技術進行最佳化分析 】查看。
本文授權轉載出處 (映陽科技協同校閱)
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