高度集成封装系统
在现今要求产品功能多、耗电量小、信号特性佳及最小化的高度 "集积化" 条件之下，我们不得不拉高单位面积的功能密度，所以连传统封装的 MCM 架构也无法完全切合其需求。除了 side-by-side 的封装架构之外，新的 System-in-package (SiP) 可更着重于高密度芯片封装的 3D 集成，但由于传统的 EDA 程序并未全面顾及制程及其自动化的需求，所以 SiP 对系统架构及工程师来说是一项全新的挑战。
Cadence 的 System-in-package (SiP) 除了含括 APD 的封装功能之外，并可将多个高接点数量的芯片以 3D 迭合的方式和被动组件集成到单一载板上，并且可实现及集成其查验、联机、架构定义、优化和验证等种种制程及自动化的需求。
Cadence 的 System-in-package (SiP) 除了含括 Allegro Package Designer (APD) 各种封装设计功能之外，还多了以下更便利的架构：
SiP Digital Architect 选购
表格化的逻辑定义管理工具，总管多个芯片间的不同联机来源 / 格式，并与 Cadence Innovus, Virtuoso和 Allegro 紧密结合。
>> 原厂数据链路芯片迭构管理
可处理芯片接点的编辑及更动。
可处理芯片重迭的架构并管理其迭片及介层。
全 3D 的显示效果及规则检查
内建 3D 的显示接口以处理比 APD 更复杂的芯片重迭架构。
组装规则检查
直接套用后端产线的组装及生产规则做设计时的检查规范，以减少修改的发生并确保其 "可制造性"。
SiP Layout WLCSP Option 架构 选购
超薄 Fan-out 的 WLCSP 架构 选购，SiP 支持与 TSMC 验证集成过的 InFO 架构功能，并集成 PVS 验证流程。
>> 原厂数据链路Allegro Sigrity Package Assessment and Extraction Option 选购
集成 XtractIM 等封装设计专用的模型萃取及电气评估软件，与 APD / SiP 直接集成并可双向 Highlight。
>> 相关数据链路OrbitIO Interconnect Designer 选购
IC 设计最佳规划软件，可跨 IC / Package / PCB 集成三方的数据，做最全面完整的规划再输出给各方作实际后段设计。
>> 原厂数据链路Cadence Package 集成技术
Cadence Package 集成技术着重于 IC 接点优化、最佳打线设计、设计规范下的载板设计、精确联机萃取及模型建立还有信号 / 电源仿真的集成。 Cadence IC / package 集成平台能够连结 IC 和 package，可以在设计时间即解决问题，符合对成本、效能及上市时程的总体考虑。
IC 封装是 silicon-package-board 的设计流程中相当重要的一个阶段。联结 Allegro 提供一个从电路板到封装 / SIP 的完整且可分阶的架构。另外与 First Encounter 联结也提供 IC 到封装的虚拟原型集成架构，利用这样双阶段集成架构，可在有限的时间与成本下达到最佳的全系统集成之目的。
Cadence® SiP Layout 也提供了完整的 constraint 和 rules-driven 的 substrate 设计环境，包含了 3D 的显示验证和编辑能力，更集成了 Cadence OrbitIO™ 的规划和集成让 Silicon-Package-Board 的连结规划和最终的设计得以有最全面的考虑和实现
Cadence SiP Design 主要特点
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提供 3D 的 Die Stack 建立和编辑接口，以提供快速的迭 DIE 和优化功能 |
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支持 PiP, PoP 和 Interposer 等先进封装架构 |
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可做联机信号指定以减少层面的使用并符合 SI 的需求 |
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内建 Cadence 3D Design Viewe 可查看设计的 3D 架构 |
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可做 3D 的 Wirebond 间距检查并查看其真实 3D 的样式 |
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支持双向的 ECO 和 LVS 流程，以支持全流程的 Co-Design 环境集成架构 |
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内建完整的 DFM / DFA 检查规范以提高产品的良率和可制造率 |
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与 OrbitIO 完全集成，以实现由 DIE 到 Package 甚至再到 PCB 的完整路径架构规划 |
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能够以 XML 格式的 abstract 文件将 Die / BGA 数据与 Cadence Innovus™ 和 Virtuoso® 的 IC 设计工具做双向的沟通 |
Cadence SiP Layout
Cadence SiP 数字布局软件提供了依所定的条件和规范的 SiP 设计环境，其中包括了载板的架构、布线、系统阶的联机优化、生产数据转出、全设计的整体验证等，而最重要的如与 IC 端的 I/O 接点规划和 3D 的芯片重迭编辑环境，另外还有实时的 DRC 检查以配合压层或陶瓷等不同的技术和规范，而支持任意角度的自动布线引擎可快速地依照规范自动走完所有的布线。
效益
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3D 式的芯片重迭编辑架构 |
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支持 IC 端的 I/O 接点规划以优化 IC、substrate 和 system 间的接点摆设 |
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对 flip-chip 设计有自动扇出功能，不须以人工耗时去绘制扇出点 |
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依规范式的 HDI 设计及自动辅助的布线功能可大幅降低错误并加快布线速度 |
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内建完整的载板 DFM 机制以加速生产数据的准备并减少制程上的问题 |
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拥有真实的 3D 显示平台可作 3D 化的打线验证和检查平台，并可做组装和测试的标注交换文件 |
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切图设计可加速上市时程并集成设计资源 |
系统联机总管 SYSTEM CONNECTIVITY MANAGER (SCM) 选购
SCM 是 SiP Digital Architect 的中控台，主要用来管理 SiP 设计时的架构及联机关系，可以加载 IC 芯片的 Verilog 联机关系及 PCB 上载板的 FootPrint 外形脚位数据，以统合整体的联机关系做为 SiP 设计时工程变更 (ECO) 管理甚或布线与联机比对 (LVS) 的依据，确保集成 IC 数据后所有逻辑设计与实体设计能够完全匹配。
虚拟联机系统 VIRTUAL SYSTEM INTERCONNECT (VSIC)
虚拟联机系统 virtual system interconnect (VSIC) 平台是一拓朴图形分析架构，可做系统阶的 SI 信号模型萃取或分析之用，其内建的模拟可做时域及频域的 (含 S-参数) 分析，而与到其他家集成的 3D 拟态 field solvers 可萃取出更精细、更准确的 IBIS、RLGC 或 S-参数之 3D 几何模型。
Die Editor
Distributed IC-Package CoDesign 选购 包含了 Die Editor，他可以让您在 SiP 操作环境下 看到芯片的 I/O Pad ring 和 die bump 矩阵以及连接之间的 flight line，利用 Die Editor 您可以加载由 Encounter 所转出的 Die abstract 档再加以编辑其 I/O 和 bump 的位置并控制其显示效果，而优化调整过后的新状态也可藉由 Die abstract 档回传至 Encounter 的 IC 工具上。
I/O 接点规划程序
I/O planner 可以定义及优化 IC 芯片的 bump 矩阵、I/O pad ring/array、I/O 位置及 RDL 走线架构，可由 Die abstract 档加载或完全手定或是由芯片的 LEF / DEF 或 OpenAccess 来定出其接点架构，并与其它芯片一同集成到 SiP 的载板上。I/O planner 是建立在 Encounter 技术架构上以确保能百分之百的与前段的 IC 设计完全连结并兼容。
载板零件摆放程序
零件摆放可让我们先验证各种 SiP 封装概念的实体雏形，并可在规范管控及有联机关系的环境下来实现 correct-by-construction 的 SiP 封装设计流程，集成了芯片的接点、被动组件、联机关系和管控规范来规划出最真实的可制造的 SiP 设计流程。让 SiP 设计者可利用其直觉式接口在先前的建构及验证设计过程中考虑到最重要或最须注意的部分。
3D 的芯片迭构编辑器
提供 3D 式的芯片迭构以符合现今复杂的迭片架构，并可有 spacers、interposers 介层及 wirebond 和 flip chip 等不同贴片方式选择。
全 3D 的显示接口
Cadence 3D Design Viewer 是一个全 3D 的显示接口及 3D 的 wirebond DRC 检查接口，可查看及检视整个设计或是所指定的条件，如某个芯片或复杂的贯孔矩阵，并提供了跨组间的全模检视平台。
集成的设计规范管理接口
如同 Allegro 般的 Constraint Manager 提供了一个阶层化电子表格式的设计规范设定管理接口，可在此依照设计的需求设定封装的设计规范和条件，如线长匹配甚或是布线样式，如差分信号、阻抗匹配、信号延迟等等，也可用它来加载先前案件或其他 IC 厂商提供的标准架构，如 PCI-Express 和 DDR2 等，以延用架构并加速设计流程。
3D Field Solver 集成 选购
利用其他家 3D field solvers 嵌入接口的紧密集成，除了 spice 为基底的 solvers 之外，也可直接连动到 SiP 的实体设计，以直接萃取模型并做分析。用户不需要浪费时间做程序及数据或定义的转换，让工程师在不失电气特性的条件下完成最佳的 SiP 实体设计。另外，经由分析和设计技术档的延用及分享让我们不只因套用前辈的经验值而加速设计流程，并且能够与其他办公室的工程师互相分享设计经验。
芯片阶的 IR DROP 分析
集成 Encounter Power System 为核心可做静态或动态的 IR Drop 分析，以封装的主 IC 的 RLC 模型对电源和地的消耗状况做不同状况的电流阻抗压降分析。
载板编辑程序
SiP 设计时，载板编辑程序可以从架构的选定到最后出光罩前的实际摆设及布线设计步骤都全部实现，它提供了规范管控及有联机关系的环境来实现 correct-by-construction 的 SiP 封装设计流程，其布线环境可以用很直觉的方式来设计出 PGA、LGA、BGA、micro-BGA、CSP 及 flip-chip 和 wirebond 等各种架构，而内嵌的全 3D field solver 可萃取出精细且准确的 RLC 几何或 S-参数之模型以供 PCB 设计时载入之用。
自动 / 手动打金线
利用全新强大的打线功能可快速的建立或编辑出各种的 bondshell，依规范管控的 bond finger 架构可以建出对称或非对称的 staggered die、多阶的 bond levels、多重的 bond rings 之设计，快速建立出单一或多个芯片重迭含的 power 及 ground rings 的 bondshell，以达到 “autobond” 的目标，再配合其特有的 bondfinger 推挤功能，可以在数分钟之内即完成各种复杂的 bondshells，而真实的 wireprofile 可达到 DFM-driven 的设计架构，以防范于未然，甚至可直接套用 Kulicke & Soffa 所验证过的定义档以确定所设计出的打线数据能够真正被生产实现，芯片接点和电源 / 地的铜圈也可以很快速的建立、编辑和优化以配合现今多重电源的需求。
组装规则检查 Assembly rule checking (ARC)
ARC 提供超过 50 多种 SiP 特有的组装及生产规则检查，可以把这些规则加以分类或单独指定，最终的检查也会显示在 Constraint Manager 的 DRC 页面中及图档上。
切图设计
切图设计可提供多个使用者同步的设计环境来加速上市时程，可将整份设计依其区块或层面切分给多个使用者同时设计，而使用者可查看别区块的的最后更新结果加以配合调整，进而压缩整份设计的总体设计时程。
与客制 IC 工具 Virtuoso Layout Editor 的集成 选购
SiP RF Architect XL 提供了与 Virtuoso DFII 下的单一集成环境，在这个系统阶的环境下您可以利用 Virtuoso 线路图 (Composer) 上绘制并模 拟 RF / 模拟芯片或各种被动组件。也可以由 Virtuoso Layout 建出 Die 的 Footprint 给 SiP 使用，而由 Virtuoso 线路图所连动的 SiP 载板阶的 RF Pcell 更能自动建出所需要的各参数式零件。若您要做后段模拟也可藉由 SiP RF Architect XL 对重要信号萃出其寄生模型再响应至 Virtuoso 并自动建立其 Testbench。
