Virtuoso Schematic Editor

VIRTUOSO SCHEMATIC EDITOR L
 

快速精确的线路输入 Virtuoso

Schematic Editor L的强大功能提供您快速易用的设计输入环境，利用其完备的的零件库使得gate和transistor levels的设计更加快速，再加上便利的接线功能，使我们面对更大更复杂的设计时能更加顺手。除此之外，阶层式编辑器能方便地管理其阶层的关系，当您的设计是规划成阶层式的结构时，也能确保整体设计中所有接线的正确性。

业界标准的设计语言

利用业界的两种先进的硬件描述语言VHDL 和 Verilog HDL，Virtuoso Schematic Editor L可方便地套用到mixed-level混合设计中，另外也支持了Verilog-AMS 及 VHDL-AMS，藉此我们可以不论设计类型，以同样的方式来设计mixed-signal 混合讯号，还能由输入描述语言自动建立所代表的线路区块，以供system-level系统阶的IC设计需求。此外由于现今IC设计不单单只考虑到芯片内部的效应，对于PCB载板上的RDL走线与组件，都需要同时考虑，因此现在我们也同样支持PSPICE的描述语言，使得产品设计能够通泛考虑的更加全面与完整。

扩展的设计检查功能

为了要确认设计的精确性，我们可以自定义对图面和电性规则的检查条件，例如零件重迭、短断路、未接的inputs outputs、对象的一致性或不合的名称等，让设计者以单一指令完成对单/多张图面或是整体阶层设计的pin name对应和接线的完整性及讯号编名的检查功能。

---

Virtuoso Schematic Editor XL

提供进阶功能能使得其效能达原Virtuoso platform L的五倍之多，使用者可利用其design constraints设计规范来串连整个设计，这些规范可让使用者从线路图端即宣告布图的重点和注意事项，如匹配性及对称性等等。
作为Virtuoso 的前端平台，Virtuoso Schematic Editor XL提供了定制IC设计输入端的各种扩展功能，从业界标准语言(如VerilogR 、VHDL和C)所做的架构定义architectural definition到transistor level的最终结构定义，都能帮助工程师执行设计中的每个阶段，利用 XL 阶所介绍的 “design constraints”概念，让我们可以将设计的”意念”储存在设计之中，若下一次设计有使用，可直接套用，减少其间的落差。