SiP Layout

高度整合封装系统

在现今要求产品功能多、耗电量小、讯号特性佳及最小化的高度"集成化"条件之下，我们不得不拉高单位面积的功能密度，所以连传统封装的MCM架构也无法完全切合其需求。除了side-by-side的封装架构之外，新的System-in-package(SiP)可更着重于高密度芯片封装的3D整合，但由于传统的EDA程序并未全面顾及制程及其自动化的需求，所以SiP对系统架构及工程师来说是一项全新的挑战。

Cadence® SiP Layout除了含括Allegro® Package Designer的封装功能之外，并可将多个高接点数量的芯片以3D迭合的方式和被动组件整合到单一载板上，并且可实现及整合其查验、联机、架构定义、优化和验证等种种制程及自动化的需求。

Cadence SiP Layout数字布局软件提供了依所定的条件和规范的SiP设计环境，其中包括了载板的架构、布线、系统阶的联机优化、生产数据转出、全设计的整体验证等，而最重要的如与IC端的I/O接点规划和3D的芯片重迭编辑环境，另外还有实时的DRC检查以配合压层或陶瓷等不同的技术和规范，而支持任意角度的自动布线引擎可快速地依照规范自动走完所有的布线。

Cadence Package 整合技术

Cadence Package整合技术着重于IC接点优化、最佳打线设计、设计规范下的载板设计、精确联机萃取及模型建立还有讯号/电源仿真的整合。 Cadence IC/package整合平台能够连结IC和package，可以在设计时间即解决问题，符合对成本、效能及上市时程的总体考虑。

IC封装是silicon-package-board的设计流程中相当重要的一个阶段。联结Allegro提供一个从电路板到封装/SIP的完整且可分阶的架构。另外与First Encounter联结也提供IC到封装的虚拟原型整合架构，利用这样双阶段整合架构，可在有限的时间与成本下达到最佳的全系统整合之目的。

Cadence^® SiP Layout 也提供了完整的 constraint和 rules-driven 的substrate 设计环境, 包含了3D的显示验证和编辑能力,更整合了Cadence OrbitIO^™ 的规划和整合让 Silicon-Package-Board的连结规划和最终的设计得以有最全面的考虑和实现。

Cadence SiP Design主要特点

•	提供3D 的 Die Stack建立和编辑接口,以提供快速的迭DIE和优化功能
•	支持 PiP,PoP和 Interposer等先进封装架构
•	可做联机讯号指定以减少层面的使用并符合SI的需求
•	内建 Cadence 3D Design Viewe可查看设计的3D架构
•	可做3D的Wirebond间距检查并查看其真实3D的样式
•	支持双向的 ECO 和LVS 流程,以支持全流程的 Co-Design环境整合架构
•	内建完整的DFM/DFA检查规范以提高产品的良率和可制造率
	与OrbitIO完全整合,以实现由DIE到Package甚至再到PCB的完整路径架构规划
•	与OrbitIO完全整合,以实现由DIE到Package甚至再到PCB的完整路径架构规划
•	能够以XML格式的abstract文件将Die/BGA数据与 Cadence Innovus^™ 和Virtuoso^® 的IC设计工具做双向的沟通

Cadence SiP Layout

Cadence SiP数字布局软件提供了依所定的条件和规范的SiP设计环境，其中包括了载板的架构、布线、系统阶的联机优化、生产数据转出、全设计的整体验证等，而最重要的如与IC端的I/O接点规划和3D的芯片重迭编辑环境，另外还有实时的DRC检查以配合压层或陶瓷等不同的技术和规范，而支持任意角度的自动布线引擎可快速地依照规范自动走完所有的布线。

效益

•	3D式的芯片重迭编辑架构
•	支持IC端的I/O接点规划以优化IC、substrate和system间的接点摆设
•	对flip-chip设计有自动扇出功能，不须以人工耗时去绘制扇出点
•	依规范式的HDI设计及自动辅助的布线功能可大幅降低错误并加快布线速度
•	内建完整的载板DFM机制以加速生产数据的准备并减少制程上的问题
•	拥有真实的3D显示平台可作3D化的打线验证和检查平台，并可做组装和测试的标注交换文件
•	切图设计可加速上市时程并整合设计资源

1.SiP Digital Architect <选购>
2.芯片迭构管理
3.全3D的显示效果及规则检查
4.组装规则检查
5.SiP Layout WLCSP Option架构 <选购>
6.Allegro Sigrity Package Assessment and Extraction Option <选购>
7.OrbitIO Interconnect Designer <选购>

SiP Digital Architect <选购>

表格化的逻辑定义管理工具,总管多个芯片间的不同联机来源/格式.并与Cadence Innovus, Virtuoso和 Allegro 紧密结合

芯片迭构管理

可处理芯片接点的编辑及更动。可处理芯片重迭的架构并管理其迭片及介层。

全3D的显示效果及规则检查

内建3D的显示接口以处理比APD更复杂的芯片重迭架构

组装规则检查

直接套用后端产线的组装及生产规则做设计时的检查规范，以减少修改的发生并确保其"可制造性"

SiP Layout WLCSP Option架构 <选购>

超薄Fan-out的WLCSP架构<选购>, SiP支持与TSMC验证整合过的InFO架构功能, 并整合PVS验证流程

Allegro Sigrity Package Assessment and Extraction Option <选购>

整合XtractIM等封装设计专用的模型萃取及电气评估软件, 与APD/SiP直接整合并可双向Highlight

OrbitIO Interconnect Designer <选购>

IC设计最佳规划软件, 可跨IC/Package/PCB整合三界的数据, 做最全面完整的规划再输出给各界作实际后段设计

系统联机总管SYSTEM CONNECTIVITY MANAGER(SCM) <选购>

SCM是SiP Digital Architect的中控台，主要用来管理SiP设计时的架构及联机关系，可以加载IC芯片的Verilog联机关系及PCB上载板的FootPrint外形脚位数据，以统合整体的联机关系做为SiP设计时工程变更(ECO)管理甚或布线与联机比对(LVS)的依据，确保整合IC数据后所有逻辑设计与实体设计能够完全匹配。

虚拟联机系统 VIRTUAL SYSTEM INTERCONNECT (VSIC)

虚拟联机系统virtual system interconnect (VSIC)平台是一拓朴图形分析架构，可做系统阶的SI讯号模型萃取或分析之用，其内建的模拟可做时域及频域的(含S-参数)分析，而与到其他家整合的3D拟态field solvers可萃取出更精细、更准确的IBIS、RLGC或S-参数之3D几何模型。

Die Editor

Distributed IC-Package CoDesign <选购>包含了Die Editor，他可以让您在SiP操作环境下看到芯片的I/O Pad ring和die bump 矩阵以及连接之间的flight line，利用Die Editor您可以加载由Encounter所转出的Die abstract档再加以编辑其I/O和bump的位置并控制其显示效果，而优化调整过后的新状态也可藉由Die abstract档回传至Encounter的IC工具上。

I/O接点规划程序

I/O planner可以定义及优化IC芯片的bump矩阵、I/O pad ring/array、I/O 位置及RDL走线架构，可由Die abstract档加载或完全手定或是由芯片的LEF/DEF或OpenAccess来定出其接点架构，并与其它芯片一同整合到SiP的载板上。I/O planner是建立在Encounter技术架构上以确保能百分之百的与前段的IC设计完全连结并兼容。

载板零件摆放程序

零件摆放可让我们先验证各种SiP封装概念的实体雏形，并可在规范管控及有联机关系的环境下来实现correct-by-construction的SiP封装设计流程，整合了芯片的接点、被动组件、联机关系和管控规范来规划出最真实的可制造的SiP设计流程。让SiP设计者可利用其直觉式接口在先前的建构及验证设计过程中考虑到最重要或最须注意的部分。

3D的芯片迭构编辑器

提供3D式的芯片迭构以符合现今复杂的迭片架构，并可有spacers、interposers介层及wirebond 和flip chip等不同贴片方式选择。

全3D的显示接口

Cadence 3D Design Viewer是一个全3D的显示接口及3D 的wirebond DRC检查接口，可查看及检视整个设计或是所指定的条件，如某个芯片或复杂的贯孔矩阵，并提供了跨组间的全模检视平台。

整合的设计规范管理接口

如同Allegro般的Constraint Manager提供了一个阶层化电子表格式的设计规范设定管理接口，可在此依照设计的需求设定封装的设计规范和条件，如线长匹配甚或是布线样式，如差动讯号、阻抗匹配、讯号延迟等等，也可用它来加载先前案件或其他IC厂商提供的标准架构，如PCI-Express和 DDR2等，以延用架构并加速设计流程。

3D Field Solver整合 <选购>

利用其他家3D field solvers嵌入接口的紧密整合，除了spice为基底的solvers之外，也可直接连动到SiP的实体设计，以直接萃取模型并做分析。用户不需要浪费时间做程序及数据或定义的转换，让工程师在不失电气特性的条件下完成最佳的SiP实体设计。另外，经由分析和设计技术档的延用及分享让我们不只因套用前辈的经验值而加速设计流程，并且能够与其他办公室的工程师互相分享设计经验。

芯片阶的IR DROP分析

整合Encounter Power System为核心可做静态或动态的IR Drop分析，以封装的主IC的RLC模型对电源和地的消耗状况做不同状况的电流阻抗压降分析。

载板编辑程序

SiP设计时，载板编辑程序可以从架构的选定到最后出光罩前的实际摆设及布线设计步骤都全部实现，它提供了规范管控及有联机关系的环境来实现correct-by-construction的SiP封装设计流程，其布线环境可以用很直觉的方式来设计出PGA、LGA、BGA、micro-BGA、CSP及flip-chip和wirebond等各种架构，而内嵌的全3D field solver可萃取出精细且准确的RLC几何或S-参数之模型以供PCB设计时载入之用。

自动/手动打金线

利用全新强大的打线功能可快速的建立或编辑出各种的bondshell，依规范管控的bond finger架构可以建出对称或非对称的staggered die、多阶的 bond levels、多重的bond rings之设计，快速建立出单一或多个芯片重迭含的power及ground rings的bondshell，以达到 “autobond” 的目标，再配合其特有的bondfinger推挤功能，可以在数分钟之内即完成各种复杂的bondshells，而真实的wireprofile可达到DFM-driven的设计架构，以防范于未然，甚至可直接套用Kulicke & Soffa所验证过的定义档以确定所设计出的打线数据能够真正被生产实现，芯片接点和电源/地的铜圈也可以很快速的建立、编辑和优化以配合现今多重电源的需求。

组装规则检查Assembly rule checking(ARC)

ARC提供超过50多种SiP特有的组装及生产规则检查，可以把这些规则加以分类或单独指定，最终的检查也会显示在Constraint Manager的DRC页面中及图档上。

切图设计

切图设计可提供多个使用者同步的设计环境来加速上市时程，可将整份设计依其区块或层面切分给多个使用者同时设计，而使用者可查看别区块的的最后更新结果加以配合调整，进而压缩整份设计的总体设计时程。

与客制IC 工具Virtuoso Layout Editor的整合 <选购>

SiP RF Architect XL 提供了与Virtuoso DFII下的单一整合环境，在这个系统阶的环境下您可以利用Virtuoso线路图(Composer)上绘制并模拟RF/模拟芯片或各种被动组件。也可以由Virtuoso Layout建出Die的Footprint给SiP使用，而由Virtuoso线路图所连动的SiP载板阶的RF Pcell更能自动建出所需要的各参数式零件。若您要做后段模拟也可藉由 SiP RF Architect XL对重要讯号萃出其寄生模型再响应至Virtuoso并自动建立其Testbench。

产品方案