Allegro Package Designer
| 最专业的封装设计软件 |
| |
随着市场对产品功能"集积化"的需求，高pin数零件的封装也更显重要，不论您是LeadFrame, WireBond或flip-chip等等的封装技术都可以利用APD专为封装设计所开发的各项方便易用的功能来达到快速整合产品特性和功能优化之目的。
另外随着传输讯号频率越来越高及越来越低的工作电压，使得封装设计与芯片和系统设计的链接更加的紧密，所以SI的讯号分析及与IC端连结的CoDesign也越显重要。 |
| |
|
|
| |
|
| |
| Cadence Allegro Package Designer 平台主要分成以下品项 |
| • |
Cadence Allegro Package Designer (APD) |
| • |
Cadence Allegro Sigrity SI Base<选购> |
| • |
Cadence 3D Design Viewer<选购> |
|
| |
|
| |
| Cadence APD主要特点 |
| • |
完整IC封装设计流程 |
| • |
可在IC设计初期即可决定要采用那种最佳的封装和载板技术 |
| • |
提供完整的设计规范和电器检查规则 |
| • |
在设计中整合了可制造性 (DFM)考虑 |
| • |
可直接套用各种产业标准以加速生产流程 |
| • |
可由Cadence 3D Design Viewer<选购>查看完整的3D设计架构 |
|
| 专为封装设计 |
| |
| 除了一般PCB设计的功能外, 便捷的精灵程序可自动快速地建立出封装设计中的各项特定零件或需求，如WireBond、Power/Ground Rings和plating bars等，die和BGA Wizards可利用加载的文本文件(D.I.E.、Excel、AIF2)以自定字段的方式来自动建立其接点不一的零件。 |
|
|
| |
|
| 完备的载板模型和设计规范 |
| 可藉由完备的实体和电气规则(constraints)对设计做最准确的验证和查核，加载由使用者定义的Technology File，可做为Physical实体设计的规范以确保其可制造性，而Electrical电气规范可定义重要讯号，如延迟和失真的规格，可随时跟constraints比对以确保设计能符合制造和电气的种种要求，表格化的Constraint Manager可清楚的管控所有的规范。另外，实时的drc检查可配合现今复杂且特殊的各种载板设计需求。 |
|
|
| |
|
| 可重复套用先前设计 |
| 载板的迭构和constraint都可存在technology档中，如果有类似的设计可直接加载，不须重新定义以大幅减少设计时程，有些载板的供货商也有其自家的tech files，定义重要的规范以确认其制程条件，所以也可套用不同家的tech files规范来确认其可制造性，并确保可以有多家的供货商可供选择。 |
|
|
|
| |
| WIREBOND 和 FLIP-CHIP 的接出样式 |
| wirebond仍是常见的封装方式，Cadence提供了快速强大多样的Wirebond 建立和编辑功能，利用它可建立出各式各样的bondfinger，另外也有推挤及群组等功能，在数分钟之内即可建立出所要的打线架构，而真实的wire profile可实现DFM-driven的设计架构并防范于未然，或可直接套用Kulicke & Soffa所验证过的定义档，以确定所设计出的wirebond 都能够真正被生产实现。 |
|
|
| |
| die flags和Power/Ground Rings也可很快速地建立、编辑和优化，Die flags可以用精灵接口自动建立或是以加载的TXT/dxf来建立，而强大的Power Rings可建立、切割及合并电源圈以配合现今多重电源的需求。 |
| |
|
|
| |
|
| chip到package的联机优化 |
| 在"无联机模式"中，可在"没有预载联机关系"的情况下执行chip到package的联机建立及优化动作，藉由自动的联机设定功能选择要以"可布线率"或"时间"做优化时的考虑基础，而手动模式可以建立新讯号、指定特定接点、删去单一接点、删去讯号，如果需要镀金棒也会自动建立并连结。当然如果有联机关系档也不必担心，APD可以加载联机关系挂入该有的零件及联机讯号等定义。 |
|
|
| |
| 全自动的BUMP-TO-PACKAGE接点设定和布线完成率评估 |
| 在既有的设计规范下，仍可用最近模式Nearest-match、最佳布线router-based或最佳规范的不同架构做最适当的布线考虑，讯号会依照规范及空间做讯号的指定，差动讯号的BUMP也会照封装接点选择最好的位置，而net-per-layer也可清楚的看到所有讯号的分布状态。 |
| |
|
| 手动和自动布线 |
| Cadence APD整合了Allegro PCB的布线核心和SpiderRoute布线引擎，不管是单层、任意角,含镀金棒或WireBond 设计或是多层增层式的flip-chip都可以很方便地布出所要的线段及角度或可配合其自动整线功能以加快布线效率。 |
|
|
|
|
|
| |
| HDI设计 |
| HDI或增层式的设计也广泛地应用在封装设计中以求最有效的层面利用及配合细小间距的flip chip需求， Allegro Package Designer和SI都能搭配其相应的HDI规范以达到其自动辅助设计的目的，而微导孔microvia也会自动设定并可做合并及分离，使层面的利用率达到最高。 |
|
|
|
| |
| Embedded Component Design |
| 嵌入式零件设计可以将薄型的主动或被动零件放置到载板的内层中，系统可以设定及处理层面设定、内层零件挖开深度Cavity、间距值及后续输出如剖面图等等，以充分利用有限的设计单位面积。 |
|
|
| 制程需求的外加功能 |
| 在生产制程的准备方面，包括了镀金棒plating bar、蚀断线etchback plating、透气孔metal pour degassing和铜箔平均化metal layer balancing都有考虑，而从文件到生产的各种资料都十分完备，可以很快速地建立出打线数据、尺寸标注、所需图框和封装数据。所支持的输出格式包括Gerber 4X00 和 6X00 系列、274X、Barco、DXF、AIF2 及 GDSII和含属性的PDF等。 |
|
|
| 另外大多数的封装厂也是使用Cadence的PACKAGE产品，所以若情况许可也可将APD的图档直接给封装厂，让此数据在不破坏原始规范的情况下做更细的微调，以提高生产的良率。 |
对于系统阶的数据传递 Cadence IC package 工具(再搭配相关工具下)不只能连结 silicon 与 package 设计, 也能连结 package与PCB 设计。对PCB阶所需的floorplanning规划跟layout 的相关数据也能自动建立出—实体零件, 线路图symbol, 跟相依的SPICE, IBIS, 或Allegro PCB SI格式的模型。 您也能够炸出Die或BGA的数据到Excel格式的电子表格中, 以加速设定时间并提高其准确率。
|
| Cadence 3D Design Viewer <选购> |
| 在APD上可以另外选购3D Design Viewer，此3D Viewer不只会将原2D设计转成以3D方式显示并可设定所显示的层面或类型。除此之外还可以做3D式的真实间距检查，让我们可以不再凭经验或想象作WireBond到WireBond或对象间的DRC检查。 |
|
|
|
