产品方案

Allegro PCB Designer

最先进的PCB设计布线工具
 
Cadence® 是世界上最大的电子设计技术和配套服务的EDA供货商之一。Cadence® Allegro® PCB Design则是 Cadence 推出的先进 PCB 设计布线工具。Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence® OrCAD® Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。
 
此外，由于新的技术不断发展，面对新的interface，如DDR3，DDR4，PCI Express，USB 3.0..等，需要使用新的方式来实现在电路板上。这些日益复杂的技术再加上很多公司希望这些产品推向市场更快，更便宜，有更多的功能和最少的设计成本。因此，现在很多企业也会外包给低成本的合作伙伴。为了管理这种不断增加的复杂度，印刷电路板设计需要一个完整的解决方案，同时满足新的技术和管理方式。
 
Allegro 拥有完善的Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。

软件中的Constraint Manger（图 1）提供了简洁明了的接口方便用户设定和查看Constraint宣告。与OrCAD Capture的结合让 E.E. 电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。
（图 1）
 
Allegro 除了上述的功能外，其强大的自动推挤 push 和贴线 hug 走线以及完善的自动修线功能更是给用户提供极大的方便。在走线功能上，不只单单针对一个讯号执行走线，也可以选择多个讯号的方式来做Multi-line Route，如此就能够加快同类型讯号线铺设的时间。另外多条走线也可以应用在软板的使用，配合"hug-contour" option，也可以让设计者依据软板板边的外形走线，使其走线能更省时及正确的完成。（图 2 ）
（图 2）
 
Allegro强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计 ，达到同份图多人同时设计并能缩短时程的目的 。
当设计里头有多组相同的线路结构时（图 3 ），若是已完成一组的零件摆放、走线以及铺铜的设置下，透过Placement Replication功能可以省下不少工作的时间，此功能可将已完成的一组设计建立成一个Module, 之后相同结构的设计只需要透过框选所属零件，就可以快速套用，以缩短设计时间。
（图 3 ）
 
 
透过Placement Replication功能可以省下不少工作的时间，此功能可将已完成的一组设计建立成一个Module, 之后相同结构的设计只需要透过框选所属零件，就可以快速套用，以缩短设计时间。
在微小化的设计趋势下，Allegro 内建的3D viewer 可检查日趋复杂的via结构，及机构相关对象 （图 4 ）并可对其执行平移，缩放，旋转..等功能。也可将此3D图形，直接保存成通用的JPG图形格式。
（图 4 ）
 
对于业界所重视的铜箔的绘制和修改功能， Allegro提供了简单方便的内层分割功能以及能够对正负片内层的检阅。对于铺铜也可分动态铜或是静态铜，以作为铺大地或是走大电流的不同应用。动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定，以达到铜箔对各接点可设不同连接效果或间距值等要求，来配合因设计特性而有的特殊设定。

用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到 Capture 线路图中，线路图修改后也可以非常方便地更新到 Allegro 中；用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。 （图 5 ）		  
（图 5 ）
 
在输出的部分，底片输出功能（图 6）包含 274D、274X、Barco DPF、MDA以及直接输出ODB++跟IPC-2581等多样化格式数据当然还支持生产所需的Pick & Place、NC Drill和Bare-Board Test等等原始数据输出。
Allegro所提供的强大输入输出功能更是方便与其他相关软件的沟通，例如 ADIVA、UGS(Fabmaster)、 VALOR、Agilent ADS…或是机构的DXF、IDF、IDX…。
（图 6 ）
 
为了推广整个先进EDA市场 ,Allegro 提供了Cadence® OrCAD® PCB Editor、PADS 、P-CAD 等接口，让想转换PCB Layout 软件的用户，对于旧有的图档能顺利转换至 Allegro 中。 Allegro 有着操作方便，接口友好，功能强大，整合性好 等诸多优点，是一家公司投资 EDA 软件的理想选择！
崭新的技术、整合的架构、完善的功能
 
Allegro PCB Designer-Option 系列的设计软件提供最完善的功能及整合的解决方案。Cadence®公司以同样先进的技术及数据平台为基础，除了原有方便的走线及铺铜之外，更整合高速讯号布线时的种种考虑。从基本系列升级搭配其它Option系列，可利用原先熟悉的接口轻松达成进阶的需求。

Cadence 更整合了从 IC 设计到芯片封装到布线设计的完整架构，可整合 IC 及封装上的线长到布线环境中以求得最适当的各走线线长，而不再是同组 BUS 在 " 布线 " 时都要走相同线长，别忘了现在的封装大小已经使得其内部的线长差异足以影响到讯号时序。最终的希望是 DIE to DIE 的长度一致，而非板上的线长一致，才能符合现今高速讯号的种种考虑。 此时便有一些更高阶的option功能需求,Allegro PCB Designer Option系列特点如下。
 
 
Allegro PCB Designer - High-Speed Option 特点
 
Advance Floorplanning & High-Speed Constraint
可透过SigXplorer将高速讯号之topology编辑，并纳入走线规范,进而达到走线分支等长,特殊走线topology设计结构的需求.另外,相同的设计规范及topology结构也可以延用在相同的设计上,无需个别定义.大大的提高效率及设计的正确性。
 
 
Dynamic Phase
动态相位（Dynamic Phase）检查，对差分对路径中每个转折之间构成的路径进行检查。通过这项检查，就可以满足设计规范上建议的，在整个差分对的路径中，正差动与负差动信号之间的走线差距不能超过“x mils”。如果在整个路径中的某一个位置，发生两个信号之间的相位偏移超过了规定的“x mils”，这个误差就必须在“y mils”范围内补偿回来。
 
 
支持跨被动零件时序控制 xnet
当要监控的讯号是由IC到IC之间的总长，但其中可能串了被动零件如电阻， 使得电阻两端的讯号名称不同，造成我们必须自行计算两端的长度再自行加总， 跨零件时序控制就可以自动把此被动零件两端的讯号自动求和串成XNET自动求和全长。现在Xnet名称更可藉由Property CDS_XNET_NAME，配合设定Ignore、Select参数，自行选择Xnet之名称。
 
 
PIN DELAY
由于现今零件包装的能力尺寸极大，使得IC封装到零件接脚的线长可能有超过可允许的误差值，所以当布线时，必须将封装内的长度一并考虑。此接脚内的封装长度PIN DELAY将所需求的理想长度各扣除两端的PINDELAY才是此讯号在电路板上所需布线的实际长度，而不再是所有讯号皆布线等长线。
 
 
Z-AXis
Z轴支持，可合并计算布线换层时跨贯孔轴的DELAY值。
 
 
Display of Cline Segments Crossing Plane Voids
为使讯号的完整性，避免走线时跨在plane void，可执行指令Display /Segments over Voids 当走线跨过内层之antipads, split plane gaps或手动挖开之Void区域时，则会Highlight显示.并产生其相关报表。
 
 
Plane Aware Cline Spreading
走线间距的平均化可参考Voids区域，自动闪内层Void范围并平均各布线间之间距。
 
 
Backdrilling
针对高频讯号提供Backdrilling，可产生特定的钻孔信息，并配合制程及指定钻孔深度，将这些高速讯号的PTH Stub钻除。
 
从报表检查分析结果,及针对Pad/Via产生相对应之符号。
 
 
Auto-interactive Delay Tune (AiDT)
时序控制的调整，透过使用AiDT功能，能对单一信号、差动对甚至是群组信号进行快速调整。
 
 
 
 
 
Allegro PCB Designer - Miniaturization Option 特点
 
Microvia的支援
现今高频、高速、多功能性产品使用广泛(手机、GPS、PDA、NB…等)，于轻薄短小的要求，相对可被使用空间也变小，因此大多采用HDI(HighDensity Interconnect)设计，透过Microvia的支持，当我们使用不同制程的贯孔时，可依不同的设计需求，去设定设计规范，以节省layout设计的时间及提升产品的正确性。
 
Microvia Stacking Rules
强大的Microvia stacking rules 检查，可让使用者除了电气检查外，也可对制程迭构的特殊需求检查，避免因制程上的限制而造成设计的问题，进而提高产能及良率。
 
Embedded Component Design
随着市场的需求，如移动式电子产品，为配合更小更轻薄及完善性能和更高速的设计特性，将会导入嵌入式被动甚至主动组件在PCB 中。此option提供了完整的嵌入式零件参数及检查，可让使用者能更方便地完成此类产品的设计。
 
 
 
Allegro PCB Designer - Team Design option 特点
 
可透过此Option将一个PCB设计切割，同时交由多人协同分工作业，达到缩短设计时程，提升效率。
另外，也支持HDI设计，可对迭构分层作设计切割，以因应微小化的设计使用。
而且对于Constraint设定以及Partition boundary的范围定义，现在也能透过Team Design设计进行更有弹性的运用；对于ECO的update，还能透过ECO Wizard辅助设计管理者快速进行项目文件的集合、更新以及输出。