OrCAD Sigrity ERC
| 快速检查先行除错 |
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电路板布线设计工具都有Design Rule Check(DRC)的几何检查功能，以确认所绘制的设计文件不会有两点问题：1. 安全间距不足 2. 应接而未接。让板子不会因为间距不符设计规范或因未确实连接而无法正常运作。
随着高速讯号设计的普及和额定工作电压的降低，讯号完整性的分析更显重要，但SI分析往往需要较详细的设定和人员的经验才能够顺利且有效的执行。OrCAD® SigrityTM ERC是以电性规则进行ERC检查和以批次模式进行SRC检查，让PCB设计人员在Tape Out前，能够自行以方便的界面和流程找到问题点或严重程度，以便先行排除潜在问题，而不用等到完整的SI分析报告才进行修改。 |
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| ERC／SRC可以直接加载Cadence系列如的Allegro的BRD、APD的MCM、SiP的SiP、PADS的ASC以及其他CAD的ODB文件。 |
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| OrCAD产品关系图 |
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| Sigrity ERC |
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| ERC会将加载的几何结构做电气规则检查Electrical Rule Check，结果以HTML报表来列出讯号如： |
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阻抗Impedance ：贯孔数量、最大阻抗值、最大阻抗长度比、最小阻抗值、最小阻抗长度比。 |
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干扰Couple：最大干扰源讯号名、最大干扰比、最大干扰长度…。 |
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对应参考电源／地Ref：在同层(co-planar)与上下层之参考铺面的对应关系。 |
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| 若有设定NETGROUP的讯号群组与相关零件的关系，则可以图形方式列出以下报告： |
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| 1. |
Impedance plot (collapsed) |
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将所设讯号各段的阻抗值以图表方式显示，可看到讯号的阻抗值与不连续状况，若直接点选阻抗值线段更能直接对应布在线的相对位置，找到问题线段之所在。 |
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| 2. |
Coupling Plot (collapsed) |
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将所设讯号各段的干扰值以图表方式显示，光标停在其上时会显示被干扰讯号名、干扰程度、干扰长度及干扰源讯号名。同样地，若直接点选干扰值线段便能直接对应布在线的相对位置，找到问题线段之所在。 |
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| 3. |
Reference Plot (expanded) |
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将所设讯号与参考电源／地各铺面的对应关系以图表方式显示，可察看电源地在同层(co-planar)或其上下层之参考电源层的对应关系。同样地，若直接点选该图表线段也能直接对应布在线的相对应位置。 |
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| Sigrity SRC |
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| SRC会将加载的几何结构做讯号批次检查SI metrics Check，并列出讯号的被影响程度如： |
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Tx／Rx相关：发射端和接收端的讯号质量。 |
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NEXT／FEXT相关：近端和远程被其他讯号干扰的程度。 |
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| 其结果以HTML报表来列出讯号Tx／Rx／NEXT／FEXT的影响程度，或是以Excel列出前十大干扰源之讯号名称。 |
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| Layout人员的SI质量分析 |
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| 只要简单设定流程，ERC／SRC就像是定性或定量分析般，让Layout人员利用ERC可以很快地找到问题线段所在位置，而SRC则可以得知问题的严重程度决定要先修改哪个讯号。 |
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| Sigrity ERC／SRC并不是要取代SI 分析，而是要填补DRC到SI分析之间的断层。让Layout人员先做SI的Quality Check减少被SI人员退回重改Rework的次数，并希望减少SI人员为了确保最后的SI质量而配合多次的讯号分析，让相互间的经验能够传承，计划的整体时程能够缩短。 |
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