技术信息

Virtuoso定制IC设计解决方案

版本:IC 6.1.6

Cadence在IC设计工具方面发展至今已经超过15年,尤其在以
OpenAccess数据库为基础的Virtuoso定制IC设计平台发布后,不断加速优化并且提升模拟、射频及混合讯号的定制IC设计工具,使得设计工程师得以在Virtuoso整合平台当中无缝进行IC设计、分析与验证,大幅提升芯片流片的生产力与效能。

Virtuoso CIC


前端电路设计
Cadence在Virtuoso定制IC设计解决方案里提供图形化与便于操作的电路设计环境—Virtuoso Schematic Editor,可协助IC设计人员远离用Netlist来描述复杂电路架构的窘境。 若所设计的产品是单元级(Cell level)的架构,对于设计人员而言影响似乎不大,但若设计的芯片是系统级(System Level)的架构呢? 可想而知会是如何难以进行设计与整合,而Virtuoso Schematic Editor因提供GUI与Hierarchy的解决方案,使得设计人员可将复杂的电路架构以一个Symbol block替代掉。 因此整合系统级的产品时,即不会发生电路混乱等问题,并且也容易进行维护。 而当电路设计完成后,我们同样也可在Virtuoso平台下直接启用模拟验证解决方案—Virtuoso Analog Design Environment并依照适合产品的电路类型选用仿真器(如Spectre 、SpectreRF、AMS、APS或是XPS)以及设置欲分析的选项(如DC、AC、Trans、Noise或是RF....)来验证电路的规格。 而在模拟执行完成后,接着通过波形显示器—Virtuoso Visualization and Analysis来协助设计人员确认波形及规格,而我们经由上述所介绍的Virtuoso前端设计流程,有助于整合设计并且缩短整个仿真前的TAT(Turnaround time)。

 
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后端电路设计
Cadence在Virtuoso定制IC设计解决方案里提供了高效率的布局解决方案—Virtuoso Layout Suite,通过连接驱动(Connectivity Driven)与约束驱动(Constraint Driven)的功能,可以用来传递我们在Virtuoso Schematic Editor设计电路时建立的装置互连与约束(Constraints)的定义到Virtuoso Layout Suite的环境里面。其中,连接驱动是用来协助设计人员在进行电路布局时,装置与装置之间的联机关系,可避免我们在做LVS验证时才发现到互连不匹配(Interconnect mismatch)的问题,助于缩短整体电路验证的时间;而约束驱动可将设计人员对于电路架构所应遵循的布局规范(如装置的Symmetry、Differential Pair或是Orientation...)传递到Virtuoso Layout Suite的环境中,让设计人员在布局时可以纳入这些规范考虑。此外,Virtuoso Layout Suite还具有设计规范驱动(Design Rule Driven)的功能可以让设计人员在布局的同时,进行实时设计规范检查,避免我们违反设计规范(如Overlap,Minimum space或Enclosure...)的问题。接着,布局完成后,我们即可进行电路验证来确认我们设计的产品是否符合Foundry厂商的规范,而Cadence在IC定制设计流程中提供了新一代的布局验证方案—Physical Verification System来协助设计人员快速验证DRC、LVS的问题。其中,在DRC方面,Physical Verification System提供了Multi-Process与Time To Error的功能,有助于提高效率并缩短验证时间;而LVS方面,则提供了Interactive Short Locator与Graphical LVS Debug的功能,可协助设计人员验证Virtuoso Schematic Editor与Virtuoso Layout Suite的电路架构、组件属性是否一致。
通过Cadence所提供的Virtuoso后端设计流程,可协助于我们在产品布局的同时,避免掉DRC与LVS的问题来提升生产力


 
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寄生参数验证
在定制IC设计解决方案中的最后一个环节就是寄生参数验证,该验证流程是为了将制程因素的考虑带入到模拟验证解决方案—Virtuoso Analog Design Environment里分析,以验证我们电路的灵敏度是否会因为布局时选用的布线层、线距、迭构或是走线方向而造成的寄生效应使得产品的电路特性失真或是特性偏移,而Cadence在Virtuoso定制IC设计解决方案中提供了新一代的寄生参数验证解决方案—Quantus QRC,而Quantus QRC采用大型并行架构,可促进签核技术的速度,其单一和多角撷取速率较其他竞争方案快5倍,创下性能新标准,可以带给设计人员高精准度与高效能的验证。此外,其准确度和FinFET之运作性能皆已获TSMC认证


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