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Cadence发布Sigrity 2017 快速实现PCB电源完整性签核

Cadence近日推出Sigrity 2017版本,新增多项有助于加速PCB电源及讯号完整性签核的重要功能,如Allegro® PowerTree™拓朴检视及编辑器,帮助设计人员在设计周期中尽早快速评估供电决定,也纳入最新PCIe技术以实现高速互连,其包含PCI Express® (PCIe®) 4.0合规套件,确保讯号完整性符合今年稍后发布的最新PCIe标准
 
  
PowerDC Speed2000 PowerSI
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PowerTree 新增 ESD Simulation
的工作流程
Special void 
设定自动化
由电路图或 PCB layout 抽出可可视化的电源回路的拓扑结构数据。 新增静电分析功能,以检查放电问题对设计的影响。 自动化功能可以根据仿真的频率自动设定 special void
 
 
 
3DEM OptimizePI SystemSI
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支援
多接脚被动组件
PowerTree 整合在
OptimizePI
Serial Link Analysis – 
PCI-E Gen 4 Kit
Multi-Terminal Circuits 支持多接脚被动组件的 SPICE model PowerTree 已经整合在 PDN 阻抗检查工作流程中,并且可以应用于自动化PDN 分析签核作业。 PCI-E Gen4 Kit 项目包括eye mask insertion return losses 等。
 
 
 
XtractIM T2B  
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XtractIM EPA HTML 报告与 APD 作交互查询 支援
IBIS 6.1
 
EPA 点击报表内 Per Pin R L pin node 会自动对应到 APD 中的 Pin IBIS 模型转换时支持 IBIS 6.1 规范的 [Initial_Delay]  


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